集成电路中的器件及模型chap3-1.pptVIP

* * 热载流子效应是限制器件最高工作电压的基本因素之一 * 假设源极和衬底都接地，认为Vgs是加在栅极与衬底之间。一般衬底接地，但是源极不接地，不接地时对阈值的影响 * * * * EE141 * EE141 * EE141 * EE141 * EE141 * EE141 * EE141 * * §3.3 MOS器件模型 * 3.4 MOS管的动态特性 MOSFET管的动态响应只取决于：充（放）电这个器件的本征寄生电容和由互连线及负载引起的额外电容所需要的时间 本征寄生电容有三个来源 : 基本的MOS结构： 结构电容 沟道电荷：沟道电容 源和漏反向偏置的pn结耗尽区 :结电容 除结构电容外，其他两个电容是非线性且随所加的电压而变化 * * MOS管结构电容 t ox n + n + 截面图 L 栅氧 x d x d L d 多晶硅栅 顶视图 栅-体 覆盖 Source n + Drain n + W 由于横向扩散，源和漏都会在氧化层下延长一个数量xd,因此晶体管的有效沟长L比画出的沟长短2xd.这引起了栅和源（漏）之间的寄生电容，称为覆盖电容 这个电容是线性的并具有固定的值 Xd是由工艺决定的 C0：每单位晶体管宽度的覆盖电容 栅氧每单位面积结电容： * 沟道电容（栅至沟道电容CGC） Cgb:栅到体 Cgs:栅至源 Cgd:栅至漏 在数字设计中最重要的区域是：饱和和截止 截止：无导电沟道存在 CGC出现在栅和体之间 电阻区：栅与体被沟道屏蔽 对称性使这一电容在源与漏之间平均分布 饱和：栅至漏和体的电容为0，所有电容在栅与源之间 栅至沟道总电容CGC，由三个部分组成，这三个部分之间的划分取决于工作区域和端口电压 * 栅至沟道电容的分布情况与VGS和VDS关系 VT 当VGS＝0，晶体管截止 增加VGS，在栅上形成耗尽层，像是使栅的耗尽层加厚 当VGS＝VT，沟道形成 由于VDS＝0，器件工作在电阻模式 CGC与饱和程度的关系 晶体管一旦导通，栅电容的分布取决于饱和程度，饱和程度增加总的栅电容会减少 VDS＝0时，电容随VGS变化曲线 * 结电容（耗尽层电容） 底板 侧壁 侧壁 沟道 源 N D 沟道阻挡注入 N A + 衬底 N A W x j L S : 单位面积的结电容 底板PN结：由源区和衬底形成的 由反向偏置的源-体和漏-体之间的PN结引起的，耗尽层电容是非线性，当反向偏置拉高会减少 总的结电容： Xj：结深 Cjsw:每单位周长的电容 侧壁PN结：由源区及掺杂浓度为NA+的P+沟道阻挡层注入形成的 * 0.25 mm CMOS 工艺电容参数 栅氧每单位面积结电容 每单位晶体管宽度的覆盖电容 底板PN结单位面积的结电容 侧壁PN结每单位周长的电容 * MOS器件电容模型 MOS 结构电容 沟道电容 结电容 * 计算MOS管电容 一个具有以下参数的NMOS管:tox=6nm, L=0.24um, W=0.36um, LD=LS=0.625, C0=3*10-10F/m,Cj0=2*10-3F/m2,Cjsw0=3*10-10F/m.确定零偏置时所有相关电容. 解: 栅氧每单位面积结电容： 栅至沟道电容: 覆盖电容 底板PN结： 侧壁PN结： 总的栅电容 W L D 漏区 漏区接触 多晶硅栅 * 寄生电阻 W L D 漏区 漏区接触 多晶硅栅 D S G R S R D V GS,eff R0:方块电阻 RC:接触电阻 CMOS电路性能还可能受另一组寄生参数影响：与漏区和源区要相串联的电阻，当晶体管尺寸进一步缩小更明显，因尺寸缩小使结变浅，接触孔变小 串联电阻会使器件的特性变差，对于一个给定的电压它减少了漏极电流。常用低电阻材料钨或钛覆盖漏区和源区 * 工艺偏差 一个晶体管的参数对于不同的圆片会有所不同,甚至同一个圆片不同的位置也有差异,原因: 1、由于淀积或杂质扩散期间的不均匀引起工艺参数不同 2、器件尺寸上的变化,主要来自光刻过程有限的分辨率,造成MOS管W/L和互连线宽的偏差 * 总结 直观的理解晶体管器件 介绍器件的基本方程 介绍手工分析模型 动态特性 介绍 SPICE 仿真模型 EE141 * EE141 * MOS晶体管的阈值电压是一个非常重要的器件参数，它是MOS晶体管导通和截止的分界点； 推导阈值电压的公式！ 定义： 阈值电压:通常将传输特性曲线中输出电压随输入电压改变而急剧变化转折区的终点对应的输入电压称为阈值电压.也称为开启电压. 　　当器件由耗尽向反型转变时，要经历一个 Si 表面电子浓度等于空穴浓度的状态。此时器件处于临界导通状态，器件的栅电压定义为阈值电压，它是 MOSFET 的重要参数之一。 EE141 *