Verilog语法基础讲解之全参数化设计.docVIP

实用标准文档 文案大全 Verilog语法基础讲解之参数化设计 在Verilog语法中，可以实现参数化设计。所谓参数化设计，就是在一个功能模块中，对于一个常量，其值在不同的应用场合需要设置为不同的置，则将此值在设计时使用parameter 关键字声明，那么在上层模块例化使用该功能模块时，可以根据具体需求重新配置该常量的值，从而实现不同应用场合对对应常量的灵活调整。 以下为使用Verilog设计的一个控制LED闪烁灯的模块代码： 01 module counter(Clk,Rst_n,led); 02 03 input Clk; //系统时钟,50M 04 input Rst_n; //全局复位，低电平复位 05 06 output reg led; //led输出 07 08 reg [24:0]cnt; //定义计数器寄存器 09 10 //计数器计数进程 11 always@(posedge Clk or negedge Rst_n) 12 if(Rst_n == 1b0) 13 cnt = 25d0; 14 else if(cnt == 25d24_999_999) 15 cnt = 25d0; 16 else 17 cnt = cnt + 1b1; 18 19 //led输出控制进程 20 always@(posedge Clk or