集成计数器实验报告.docVIP

PAGE PAGE 1 福建农林大学计算机与信息学院信息工程类实验报告 系： 计算机系 专业： 计算机科学与技术 年级： 07级 姓名： 学号： 实验课程： 数字电子技术基础 实验室号：___ 实验设备号： 9 实验时间： 2008-12-16 指导教师签字： 成绩： 实验五 集成计数器 一、实验目的和要求 1、学会用触发器构成计数器。 2、熟悉集成计数器。 3、掌握集成计数器的基本功能。 二、实验原理 计数器是数字系统中用的较多的基本逻辑器件，它的基本功能是统计时钟脉冲的个数，即实现计数操作，它也可用与分频、定时、产生节拍脉冲和脉冲序列等。例如，计算机中的时序发生器、分频器、指令计数器等都要使用计数器。 计数器的种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，可分为同步计数器和异步计数器；按进位体制的不同，可分为二进制计数器、十进制计数器和任意进制计数器；按计数过程中数字增减趋势的不同，可分为加法计数器、减法计数器和可逆计数器；还有可预置数等等。 1、用D触发器构成异步二进制加法/减法计数器 图5-1 3位二进制异步加法器 如上图5-1所示，是由3个上升沿触发的D触发器组成的3位二进制异步加法器。图中各个触发器的反相输出端与该触发器的D输入端相连，就把D触发器转换成为计数型触发器T。 将上图加以少许改变后，即将低位触发器的Q端与高一位的CP端相连，就得到3位二进制异步减法器，如下所示： 图5-2 3位二进制异步减法器 2、异步集成计数器74LS90 74LS90为中规模TTL集成计数器，可实现二分频、五分频和十分频等功能，它由一个二进制计数器和一个五进制计数器构成。其引脚排列图和功能表如下所示： 图5-3 74LS90的引脚排列图 表5-1 74LS90的功能表 3、4位二进制同步计数器74LS161 该计数器能同步并行预置数据，具有清零置数，计数和保持功能，具有进位输出端，可以串接计数器使用。它的管脚排列如图5-4所示： 图5-4 74LS161管脚排列图 它的功能表如下： 表5-2 74LS161功能表 从逻辑图和功能表可知，该计数器具有清零信号，使能信号CEP，CET，置数信号PE，时钟信号CP和四个数据输入端P0~P3，四个数据输出端Q0~Q3，以及进位输出TC，且TC=Q0·Q1·Q2·Q3·CET。 三、主要仪器设备 1、仪器 双踪示波器，数字万用表，脉冲源（可取自信号源模块）。 2、器件 74LS74 双上升沿D触发器 2片 74LS90 异步集成计数器 1片 74LS161 4位二进制同步计数器 1片 74LS248 共阴极译码驱动器 1片 四、操作方法与实验步骤 以下实验均在数字逻辑电路实验箱IC插座模块上进行，具体的芯片插法与前述实验相同，区别在于芯片的功能引脚不同，芯片之间的连接方法不同。 1、用D触发器构成3位二进制异步加法计数器。 eq \o\ac(○,1) 按上图连线，清零脉冲CR接至逻辑电平开关输出插孔，将低位CP端接单次脉冲源，输出端Q2、Q1、Q0接逻辑开关电平显示插孔，各清零端和置位端、接高电平“1”。（这里的、与附录三74LS74的引脚图一致） eq \o\ac(○,2) 清零后，逐个送入单次脉冲，观察并列表记录Q2~Q0的状态。 eq \o\ac(○,3) 将单次脉冲改为1Hz的连续脉冲，观察并列表记录Q2~Q0的状态。 eq \o\ac(○,4) 将1Hz的连续脉冲改为1KHz的连续脉冲，用示波器观察CP、 Q2、Q1、Q0端的波形，描绘之。 2、用D触发器构成3位二进制异步减法计数器。 实验方法及步骤同上，记录实验结果。 3、测试74LS90的逻辑功能 与别的芯片不同的是74LS90的第5脚接Vcc，第十脚接GND。 参考表5-1和图5-3。MS1，MS2，MR1，MR2都接“0”，计数脉冲由单次脉冲源提供。有两种不同的计数情况：如果从CLK0端输入，从Q0端输出，则是二进制计数器；如果从CLK1端输入，从Q3，Q2，Q1输出。则是异步五进制加法计数器；当Q0和CLK1端相连，时钟脉冲从CLK0端输入，从Q3，Q2，Q1，Q0端输出，则是8421码十进制计数器；当CLK0端和Q3端相连，时钟脉冲从CLK1端