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第七章 触发器和时序逻辑电路;§ 7.1 概述;;;输入RD=1, SD=0时;输入RD=1, SD=0时;输入RD=1, SD=1时;输入RD=1, SD=1时;输入RD=0, SD=0时;基本触发器的功能表;;总结;§ 7.3 触发器按逻辑功能的分类;;CP=1时;RS触发器的功能表;简化的功能表;RD;例：画出RS触发器的输出波形 。;二、D触发器;CP=0时，a、b门被堵，输出保持原态：;CP=1时，a、b门被打开，输出由D决定：;CP=1时，a、b门被打开，输出由D决定：;D触发器具有在时钟脉冲上升沿触发的特点。 其逻辑功能为：输出端Q的状态随着输入端D的状态而变化，但总比输???端状态的变化晚一步，即某个时钟来到之后Q的状态和该脉冲来到之前D的状态一样。 Qn+1 =Dn ;RD;CP;三、T′和T触发器;工作原理;T′触发器存在的问题;R2;工作原理;1;由此可见，主从触发器一个CP 只能翻转一次。;RD;时序图;（2）T触发器;功能表;时序图;（3）JK触发器;JK触发器的功能;JK触发器的功能;JK触发器的功能;JK触发器的功能;JK触发器的功能;功能表; 由以上功能可以看出：它既有记忆功能（当J=K=0时），又能置0（J=0, K=1）、置1（J=1, K=0), 而且还能计数（J=K=1时)，所以它的功能最完善。;时序图;1. JK触发器转换成D触发器;2. JK触发器转换成T触发器;3. D触发器转换成T′触发器;§ 7.5 应用举例;CLR;+5V;D1;D1; 时序电路必然具有记忆功能，因而组成时序电路的基本单元是触发器。;§7.6 寄存器 ; ;二、移位寄存器; 根据移位数据的输入－输出方式，又可将它分为串行输入－串行输出、串行输入－并行输出、并行输入－串行输出和并行输入－并行输出四种电路结构：;Q;D0 ＝ 0;Q;Q; 四位串入 - 串出的左移寄存器：;VCC;VCC;§7.7 计数器的分析与设计;二、异步计数器的分析;Q0;;三、同步计数器的分析;Q2;2. 再列写状态转换表，分析其状态转换过程。;CP;Q2;; 任意进制的计数器，其计数状态的转 换次序未必按二进制，各触发器的时钟来 源也不一定相同。对这类计数器的分析， 也可采用列表法。只是在分析过程中，要 特别注意个触发器的翻转时刻。;举例说明：例1;2. 再列写状态转换表，分析其状态转换过程：;Q2;另有三种状态111、110、101不在计数循环内，如果这些状态经若干个时钟脉冲能够进入计数循环，称为能够自行启动。;0 0 0;例2、十进制计数器; 二 - 五 - 十进制计数器 74LS290;Q2;1. 只输入计数脉冲CP0 ，由 Q0 输出，为二进制计数器。;3. 将Q0 与CP1 连接，输入计数脉冲CP0 ，由逻辑图 得出各位触发器的J, K端的逻辑关系式： ; 分析：计数时钟先进入CP0时的计数编码。; 再分析：计数时钟先进入CP1时的计数编码。;CP0;CP0; （二）、计数器的设计 ;设计步骤如下：;001; (4). 根据所选触发器的激励表，确定各个触发器在状态转换时对控制端的电平要求。; QC QB QA QC QB QA JC KC JB KB JA KA ;(5). 根据各状态下对控制端电平的要求，用卡诺图化简，写出各个控制端的逻辑表达式：;(7). 检验该计数电路能否自动启动。;二、利用集成功能组件设计计数电路;Q2;R 0(1) R 0(2) S 9(1) S 9(2) Q3 Q2 Q1 Q0;2. 采用不同的连接，可以构成任意进制计数器。;例1. 构成BCD码六进制计数器。;CP0;CP0; 例2. 用两片74LS 290构成 36 进制8421码计数器。;分析：2. 如何满足“ 36 进制 ”的要求？;CP0;级连法：利用两个以上的计数器串联起来， 获得任意进制计数器。N1进制与N2进制构成 N进制（N=N1*N2)。; 例3. 用74LS 290构成 5421 码的六进制计数器。;承接前页的分析结果：;CP0;§7.8 单稳态触发器;一、 555定时器的原理;R;R;R;1;R; 综合以上的分析结果,便可得到555的功能表:; 二、555定时器的应用;4;(2). 单稳态触发器: 洗相曝光定时器;4;4;4;4;4;(3). 多谐振荡器: 又称无稳态触发器。;简易电子琴电路： 首先说明如何用555 定时器构成多谐振荡器:;4;uC;0;0;4;本章小结：;3、掌握计数器的分析