基于fpga的计时器设计最终.docVIP

本科毕业设计（论文） 基于FPGA的计时器的设计 学 院 自动化学院 专 业 电子信息科学与技术 年级班别 2009级(1)班 学 号 3109001158 学生姓名 刘健忠 指导教师 谭北海 2013年4月 基于 基于F P G A 的计时器设计 刘健忠 自动化学院 摘 要 随着电子设计自动化技术和可编程逻辑器件的出现和飞速发展，在设计周期得到大大的缩短的同时系统成本也有了大幅度的降低，显然标准逻辑器件的组装已远不能满足这方面的要求。而Verilog HDL能提供高阶电路描述语言的方式，让复杂的电路可以通过Verilog HDL编辑器的电路合成方式，轻易而且快速的达到设计的规格。由于Verilog HDL电路描述语言能涵盖的范围相当广，能适用于各种不同阶层的设计工程师的需要，所以Verilog HDL电路设计毫无疑问的成为硬件设计工程师的必备工具。 本系统是用Verilog编写的基于Altera DE2的电话计费器。该设计采用了现场可编程逻辑器件FPGA设计，并基于硬件描述语言Verilog HDL在Altera公司的Quartus Ⅱ软件上实现仿真。根据电话局反馈回来的信号，此