华东理工大学Verilog HDL中级篇-EDA2.pptVIP

第二讲 如何编写和验证简单 的纯组合逻辑模块 数字逻辑系统设计是一个非常细致、严密和费时的复杂过程，做这项工作的人员必须具有极其认真负责的工作态度、敏捷的头脑、顽强的毅力和细致踏实的作风 2.1 加法器 在数字电路课程里我们已学习过一位的加法电路，即全 加器。它的真值表很容易写出，电路结构也很简单仅由几个 与门和非门组成。 2.1 加法器 用Verilog HDL 来描述加法器是相当容易的，只需要把运 算表达式写出就可以了。 module add_4( X, Y, sum, C); input [3 : 0] X, Y; output [3: 0] sum; output C; assign {C, Sum } = X + Y; endmodule 2.1 加法器 而16 位加法器只需要扩大位数即可： module add_16( X, Y, sum, C); input [15 : 0] X, Y; output [15 : 0] sum; output C; assign {C, Sum } = X + Y; endmodule 2.2 乘法器 则X 和Y 的乘积Z 有2n 位，并且式中YiX 称为 部分积，记为P i，显然，两个一位二进制数相乘遵 循如下规则: 0×0=0; 0×1=0; 1×0=0; 1×1=1 因此YiXj 可用一个与门实现，记Pi.j = Yi Xj 2.2 乘法器 图2.2.3 逐位进位并行乘法器 2.2 乘法器 图2.2.5 进位节省乘法器 2.2 乘法器 用Verilog HDL 来描述乘法器是相当容易的，只需要把运算表达式 写出就可以了 module mult_4( X, Y, Product); input [3 : 0] X, Y; output [7 : 0] Product; assign Product = X * Y; endmodule 而8 位乘法器只需要扩大位数即可 module mult_8( X, Y, Product); input [7 : 0] X, Y; output [15 : 0] Product; assign Product = X * Y; endmodule 2.3 比较器 数值大小比较逻辑在计算逻辑中是常用的一种逻 辑电路，一位二进制数的比较是它的基础。 2.3 比较器 module compare_n ( X, Y, XGY, XSY, XEY); input [width-1:0] X, Y; output XGY, XSY, XEY; reg XGY, XSY, XEY; parameter width = 8; always @ ( X or Y ) // 每当X 或Y 变化时 begin if ( X = = Y ) XEY = 1; // 设置X 等于Y 的信号为1 else XEY = 0; if (X Y) XGY = 1; // 设置X 大于Y 的信号为1 else XGY = 0; if (X Y) XSY = 1; // 设置X 小于Y 的信号为1 else XSY = 0; end endmodule 2.4 多路器 module Mux_8( addr,in1, in2, in3, in4, in5, in6, in7, in8, Mout, nCS); input [2:0] addr; input [width-1] in1, in2, in3, in4, in5, in6, in7, in8; outp