集成电路设计CADEDA工具实用教程12-可测性设计及DFT软件的使用.ppt

* 共122页 * 2.Set ATE Configuration * 共122页 * Set ATE Configuration-create clock * 共122页 * 3.Pre-Scan Check * 共122页 * 4.Scan Specification * 共122页 * Type of Scan Clock * 共122页 * Custom Scan Path(1/2) * 共122页 * Custom Scan Path(2/2) * 共122页 * Specify Scan Enable * 共122页 * Specify Scan Chain Signals * 共122页 * Scan Chain Port * 共122页 * Guidelines for Scan Ports * 共122页 * Remove Scan Specification Adaptive Scan 随着IC设计进步到130nm以下工艺且设计规模越来越大，DFT向量验证时间越来越长，所需ATE内存越来越高，因而Synopsys公司的Adaptive Scan压缩即自适应扫描压缩技术应运而生。它使用了一种并行扫描链结构，从而大大减少了测试向量，缩短了链长，并且可以根据设计需要自如的选择压缩比率；另一特点是它的串行并行转换电路均使用组合逻辑电路，没有时序逻辑单元，不必为插入测试逻辑考虑时钟平衡问题。 相较于传统的DFT流程，Adaptive Scan压缩设计流程可兼容于其中，在构建扫描链配置之时，增加了以下几条命令： set_dft_configuration –scan_compression enable 定义扫描压缩使能； set_scan_compression_configuration –minimum_compression 6 设置最小压缩比率； set_dft_signal –view spec –type TestMode –port compress_mode –active_state 1 增加压缩模式管脚。 * 共122页 * * 共122页 * 5.Scan Preview * 共122页 * 6.Scan Chain Synthesis * 共122页 * Key of Scan Insertion * 共122页 * Setting the Effort Level * 共122页 * 7.Post-Scan Check * 共122页 * * 共122页 * 8.Scan Chain Identification * 共122页 * 9.Estimate Test coverage * 共122页 * File Output * 共122页 * Outline DFT基础 故障覆盖率提高方法 DFTCompile生成扫描链 TetraMAX生成ATPG 设计实例 * 共122页 * TetraMAX Synopsys公司的目前被认为业界功能最强、最易于使用的自动测试向量生成工具 支持全扫描、部分扫描设计，同时提供故障仿真和分析 支持多种测试方法，包括多时钟电路、门控时钟电路、内部三态总线、内嵌存储器等 * 共122页 * 启动命令 source /opt/demo/tetramax.env tmax * 共122页 * DFTC to TetraMax * 共122页 * TetraMax GUI * 共122页 * The GSV Tool Bar * 共122页 * 扫描测试(1/3) SMIC工艺库 AREA(μm2） FFDQRHDLX 63.2 FFSDQRHDLX 79.83 增加百分比 26.3% * 共122页 * 扫描测试(2/3) * 共122页 * 扫描测试(3/3) 大多数的工艺库都提供D,JK,主从触发器的等效multiplexed flip-flop。 一些工艺库还会提供D锁存器的等效multiplexed flip-flop，这时若D锁存器工作于功能模式，则为电平触发，而在测试模式下则为边沿触发。 * 共122页 * 全扫描 设计中的所有触发器都可控制和可观察 最广泛使用的一种方法 快速ATPG生成(组合ATPG) 达到很高的故障覆盖率(95%) 需要很长的测试时间 * 共122页 * 部分扫描 只有一部分触发器转换成可扫描触发器 应用于对性能和面积敏感的设计 需要额外的计算(时序ATPG) 故障覆盖率不可测 * 共122页 * 内建自测试 内建了测试生成、施加、分析和测试控制结构 一般包含BIST控制器、测试向量生成器(TPG)和响应分析器(SA) 减少对外部测试设备的需求 ，可以实现全速测试 * 共122页 * SRAM BIST 电路 框图