第8章门电路与组合逻辑电路.ppt

N取一译码及ROM存储内容 地址码 A0 A1 0 0 0 1 1 0 1 1 最小项及编号 N取一译码 存储内容 W0 W1 W2 W3 D0 D1 D2 D3 m0 m1 m2 m3 0 0 0 1 0 1 0 1 0 0 1 0 1 0 1 1 0 1 0 0 0 1 0 0 1 0 0 0 1 1 1 0 从图中可看出： 地址译码器是一个“与”逻辑阵列 1 1 A0 A1 字线 位线 读出电路 地址译码器 存储矩阵 地址输入 W0 W1 W2 W3 D0 D1 D2 D3 A1 A0 +U A0 A1 “0” “0” 0 0 0 1 导通 0 1 0 1 导通 存储矩阵是一个“或”逻辑阵列 W3=A1A0 m3 m2 W2=A1A0 m1 W1=A1A0 m0 W0=A1A0 A0 A1 地 址 译 码 器 D3 D2 D1 D0 简化的 ROM存储矩阵阵列图 有二极管 无二极管 8.5.2 可编程只读存储器 一次编程性只读存储器（PROM） 厂家制造PROM时，使存储矩阵（“或”阵列）的所有存储单元的内容全为“1”（或“0”），用户可根据自己的需要自行确定存储单元的内容 由二极管和熔断丝构成的存储单元 熔断丝 位线 字线 存储“1” 存储“0” PROM的阵列图 A2 1 1 A1 1 A0 ≥1 D2 D1 ≥1 D0 ≥1 或阵列 与阵列 WO W1 W2 W3 W4 W5 W6 W7 固定“与” 阵列 可编程“或” 阵列 8.5.3 可编程逻辑阵列（PLA） PLA与PROM的结构相似，其区别在于PLA译码器部分也可由用户自己编程 1 A2 1 A1 1 A0 ≥1 D2 D1 ≥1 D0 ≥1 PLA阵列图 可编程“或” 阵列 可编程“与” 阵列 8.5.4 可编程阵列逻辑（PAL） 可编程阵列逻辑（PAL）是在PLA与PROM基础上发展起来的，一种低密度、一次性可编程逻辑器件 编程接点上与PLA不同，而与PROM相似，或阵列是固定的，只有与阵列可编程。或阵列固定与阵列可编程结构，简化编程算法，提高运行速度，适用于中小规模可编程电路 * * 加法运算的基本规则 （1）逢二进一 （2）最低位是两个数最低位的相加，不需考虑进位 （3）其余各位都是三个数相加，包括加数、被加数和低位来的进位 （4）任何位相加都产生两个结果：本位和、向高位的进位 （1）半加器 半加运算不考虑从低位来的进位 真值表 A---加数；B---被加数；S---本位和；C---进位 真值表 逻辑图 逻辑符号 =1 A B S C ? ? B A C S （2）全加器 Ai---加数；Bi---被加数；Ci-1---低位的进位；Si---本位和；Ci---进位 相加过程中，既考虑加数、被加数又考虑低位的进位 半加和： 所以： 逻辑图 半加器 半加器 ? 1 Ai Bi Ci-1 Si Ci SCi-1 逻辑符号 Bi Ai Ci Si Ci-1 8.4.2 编码器 n个二进制代码（n位二进制数）有2n种不同的组合，可以表示2n个信号 1. 二进制编码器 将一系列信号状态编制成二进制代码 编码: 赋予选定的二进制代码以固定的含义 例：用与非门组成三位二进制编码器 --- 八线 - 三线编码器 设八个输入端为I1?I8，八种状态，与之对应的输出设为F1、F2、F3，共三位二进制数 设计编码器的过程与设计一般的组合逻辑电路相同，首先要列出状态表，然后写出逻辑表达式并进行化简，最后画出逻辑图 真值表 I1 I2 I3 I4 I5 I6 I7 I8 F3 F2 F1 8-3编码器逻辑图 （2）二-十进制编码器 将十个状态（对应于十进制的十个代码）编制成BCD码 十个输入 需要几位输出？ 四位 输入：I0? I9 输出：F3 ? F0 列出状态表如下： 状态表 逻辑图略 8.4.3 译码器和数码显示 译码是编码的逆过程，即将某个二进制翻译成电路的某种状态。 二进制译码器 将n种输入的组合译成2n种电路状态。也叫n---2n线译码器。 译码器的输入： 一组二进制代码 译码器的输出： 一组高低电平信号 输 出 输 入 1 1 1 1 0 1 1 1 1 0