模拟电路提取Verilog模型地方法.docVIP

实用标准文档 文案大全 模块电路提取Verilog模型的方法总结 陈锋 2018-1-18 在原理图目录，运行icfb。 选Tools - Library Manager … 在Library找到要提取的库（一般是项目名称），这里选NV3030A1P_GRAM。在Cell里选要提取的顶层模块，这里选GRAM。View里选schematic，并右击选open 在打开的原理图Virtioso Schematic菜单里，选Tools - Simulation - NC-Verilog 在设置窗口里，Run Directory手工填入提取Verilog网表的目录名，比如xxx/GRAM_run6 Top Level Design里，点Browser…，选择要提取的顶层，我们这里选择与第3步相同的Library、Cell和View。如下图，选好后点Close。 点左边“跑步的人”来Initial Design。会看到“三个勾”（Generate Netlist）的图标显示出来了。 选Setup - Netlist … 设置提取参数。我们需要修改“Netlist These Views”和“Stop Netlisting at Views”，如下图设置。 另外时间和精度也可以在此设置，默认是1ns/1ns，是全局的设置。我建议不要修改，在生成Verilog Netlist后，手工修改一些特殊