多种频率输出控制器.docVIP

可编程逻辑器件技术 项目设计报告 课题名称：多钟频率输出控制器 班 级：13电子（2）班 姓 名：陈 秋 娥 指导教师：龚 兰 芳 设计要求 用VHDL语言设计由手动开关控制四种不同频率控制彩灯的花色变化，使花色变化速度由快到慢（或由慢到快）的变化。 任务分析 分出频率不等的四个计数频率信号，有两个开关控制四个信号，频率变化的输出到彩灯上使其显示。 硬件要求 含有芯片EPM2400T100C5的开发板和下载线与电源线。输入信号为系统自带主时钟，控制开关为拨码开关，输出为开发板上的四组彩灯。 源程序（*.vhd） library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity sdxp is port ( clk:in std_logic; xuanpin:in std_logic_vector(1 to 2); qingling: in std_logic; caideng:out std_logic_vector(1 to 7) ); end sdxp; architecture shoudong of sdxp is signal clk_250ms,clk_500ms,clk_1s,clk_2s:std_logic; signal jishu:integer range 1 to 12; signal pinlv:std_logic; begin process(clk) variable cnt1:integer range 0 to 1250; variable cnt2:integer range 0 to 5000; begin if rising_edge(clk) then if cnt1=1250 then cnt1:=0; if cnt2=5000 then cnt2:=0; clk_250ms=not clk_250ms; else cnt2:=cnt2+1; end if; else cnt1:=cnt1+1; end if; end if; end process; process(clk_250ms) variable cnt3:integer range 0 to 1; begin if rising_edge(clk_250ms) then if cnt3=1 then cnt3:=0; clk_500ms=not clk_500ms; else cnt3:=cnt3+1; end if; end if; end process; process(clk_500ms) variable cnt4:integer range 0 to 1; begin if rising_edge(clk_500ms) then if cnt4=1 then cnt4:=0; clk_1s=not clk_1s; else cnt4:=cnt4+1; end if; end if; end process; process(clk_1s) variable cnt5:integer range 0 to 1; begin if rising_edge(clk_1s) then if cnt5=1 then cnt5:=0; clk_2s=not clk_2s; else cnt5:=cnt5+1; end if; end if; end process; process(xuanpin) begin case xuanpin is when 00=pinlv=clk_250ms; when 01=pinlv=clk_500ms; when 10=pinlv=clk_1s; when 11=pinlv=clk_2s; end case; if rising_edge(pinlv)then if jishu=12 then jishu=1; else jishu=jishu+1; end if; if qingling=1 then caideng=0000000; jishu=1; else ca