电子设计自动化第二讲.pptVIP

上节回顾 FPGA设计流程 使用Quartus II进行原理图设计 VHDL 2.信号（Signals） 代表连线，Port也是一种信号 没有方向性，可给它赋值，也可当作输入 在Package、Entity、Architecture中定义 用 = 进行赋值 目标信号名= 表达式AFTER 时间量; 用 : = 进行初始化 设定的初始值在综合时没有用，只是在仿真时在开始设定一个起始值。 signal count：bit_vector(3 downto 0):=“0011”; 3.变量（Variable） 临时数据，没有物理意义 只能在Process、Function、 Procedure中定义，并只在其内部有效， 要使其全局有效，先转换为Signal。 用 := 进行赋值 用 := 进行初始化 variable result : std_logic := ‘0’; 变量与信号的区别 信号与变量赋值 【例6-1】 . . . ARCHITECTURE bhv OF DFF3 IS BEGIN PROCESS (CLK) VARIABLE QQ : STD_LOGIC ; BEGIN IF CLKEVENT AND CLK = 1 THEN QQ := D1 ; END IF; END PROCESS ; Q1 = QQ; END ; 信号与变量赋值 【例6-2】 . . . ARCHITECTURE bhv OF DFF3 IS SIGNAL QQ : STD_LOGIC ; BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN QQ = D1 ; END IF; END PROCESS ; Q1 = QQ; END ; 信号与变量赋值（差异） 【例6-3】 … ARCHITECTURE bhv OF DFF3 IS SIGNAL A,B : STD_LOGIC ; BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN A = D1 ; B = A ; Q1 = B ; END IF; END PROCESS ; END ; 信号与变量赋值（差异） 【例6-4】 ... ARCHITECTURE bhv OF DFF3 IS BEGIN PROCESS (CLK) VARIABLE A,B : STD_LOGIC ; BEGIN IF CLKEVENT AND CLK = 1 THEN A := D1 ; B := A ; Q1 = B ; END IF; END PROCESS ; END ; 1.标准逻辑位（STG_LOGIC） 2.标准逻辑矢量数据类型（STG_LOGIC_VECTOR） 3.其他预定义标准数据类型 无符号数据类型(UNSIGNED TYPE) UNSIGNED‘(“1000”) 代表8 VARIABLE var : UNSIGNED(0 TO 10) ; SIGNAL sig : UNSIGNED(5 DOWNTO 0) ; 2. 有符号数据类型(SIGNED TYPE) SIGNED(0101) 代表+5，5 SIGNED(1011) 代表–5 VARIABLE var ：SIGNED(0 TO 10); 需加入： LIBRARY IEEE; USE IEEE.STD_LOGIC_ARITH.ALL 例9-19 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL;--必须声明这个包集 ENTITY decoder3to8 IS PORT ( input: IN STD_LOGIC_VECTOR (2 DOWNTO 0); output: OUT STD_LOGIC_VECTOR (7 DOWNTO 0)); END decoder3to8; ARCHITECTURE behave OF decoder3to8 IS BEGIN PROCESS (input) BEGIN output = (OTHERS = 0); output(CONV_INTEGER(input)) = 1; END PROCESS; END behave; * ．字符（Character） ．字符串（String） ．时间（Time） ．错误等级（Severity Level） ．自然数