第09讲——习题课一(第1-4章典型题分析讲解).pptVIP

《计算机组成原理》第09讲习题课一（第1-4章典型题分析讲解） 主讲人：李淑芝 教学目的 * * 通过第1-4章典型题分析讲解，让学生巩固所学知识，并能梳理知识点，达到举一反三的学习目的 1.9 画出主机框图，分别以存数指令“STA M”和加法指令“ADD M”（M为主存地址）为例，在图中按序标出完成该指令（包括取指令阶段）的信息流程。假设主存容量为256M*32位，在指令字长、存储字长、机器字长相等的条件下，指出图中各寄存器的位数。 解：主机框图如图： （1）STA M指令：PC→MAR，MAR→M，M→MDR，MDR→IR，OP(IR) →CU，PC+1→PC, Ad(IR) →MAR，ACC→MDR， MDR→M，WR （2）ADD M指令： PC→MAR，MAR→M， M→MDR，MDR→IR， OP(IR) →CU，Ad(IR) →MAR，RD，M→MDR，MDR→X，+，ALU→ACC 假设主存容量256M*32位，在指令字长、存储字长、机器字长相等的条件下，ACC、X、IR、MDR寄存器均为32位，PC和MAR寄存器均为28位。 3.12 设数据总线上接有A、B、C、D四个寄存器，要求选用合适的74系列芯片，完成下列逻辑设计： （1）设计一个电路，在同一时间实现D→A、D→B和D→C寄存器间的传送； （2）设计一个电路，实现下列操作： T0时刻完成D→总线； T1时刻完成总线→A； T2时刻完成A→总线； T3时刻完成总线→B。 解：（1）由T打开三态门将 D寄存器中的内容送至总线bus，由cp脉冲同时将总线上的数据打入 A、B、C寄存器。 T和CP时间关系如右图所示。 3.12 设数据总线上接有A、B、C、D四个寄存器，要求选用合适的74系列芯片，完成下列逻辑设计： （2）设计一个电路，实现下列操作： T0时刻完成D→总线； T1时刻完成总线→A； T2时刻完成A→总线； T3时刻完成总线→B。 解：（2）三态门1受T0＋T1控制，以确保T0时刻D→总线，T1时刻总线→接收门1→A。三态门2受T2＋T3控制，以确保T2时刻A→总线，及T3时刻总线→接收门2→B。T0、T1、T2、T3波形图如右图所示。 4.16 设CPU共有16根地址线，8根数据线，并用#MREQ作访存控制信号，R/#W作读写命令信号。现有8片8K×8位的RAM芯片与CPU相连，试回答：（1）用74138译码器画出CPU与存储芯片连接图；（2）写出每片RAM的地址范围；（3）如果运行时发现不论往哪片RAM写入数据后，以A000H为起始地址的存储芯片都有与其相同的数据，分析故障原因。（4）根据（1）的连接图，若出现地址线A13与CPU断线，并搭接到高电平上，将出现什么后果？ 解：（1）CPU与存储器芯片连接逻辑图如右图所示： 4.16 设CPU共有16根地址线，8根数据线，并用#MREQ作访存控制信号，R/#W作读写命令信号。现有8片8K×8位的RAM芯片与CPU相连，试回答：（2）写出每片RAM的地址范围；（3）如果运行时发现不论往哪片RAM写入数据后，以A000H为起始地址的存储芯片都有与其相同的数据，分析故障原因。（4）根据（1）连接图，若出现地址线A13与CPU断线，并搭接到高电平上，将出现什么后果？ 解：（2）地址空间分配： RAM0:0000H-1FFFH RAM1:2000H-3FFFH RAM2:4000H-5FFFH RAM3:6000H-7FFFH RAM4:8000H-9FFFH RAM5:A000H-BFFFH RAM6:C000H-DFFFH RAM7:E000H-FFFFH （3）故障原因为：该存储芯片的片选输入端很可能总是处于低电平。假设芯片与译码器本身都是好的，可能的情况有： 1）该片CS端与WE端错连或短路； 2）该片的CS端与CPU的MREQ端错连或短路； 3）该片的CS端与地线错连或短路。 4.16 设CPU共有16根地址线，8根数据线，并用#MREQ作访存控制信号，R/#W作读写命令信号。现有8片8K×8位的RAM芯片与CPU相连，试回答：（4）根据（1）的连接图，若出现地址线A13与CPU断线，并搭接到高电平上，将出现什么后果？ 解：（4）如果地址线A13与CPU断线，并搭接到高电平上，将会出现A13恒为“1”的情况。此时存储器只能寻址A13=1的地址空间(奇数片)，A13=0的另一半地址空间（偶数片）将永远访问不到。