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成绩 成绩 课 程 设 计 说 明 书 课程设计名称： EDA技术课程设计 题 目： 数字抢答器的设计 学 生 姓 名： 专 业： 2011级信息工程2班 学 号： 指 导 教 师： 林竞力 日期：2014年 6月 14日 数字抢答器 摘要：本文主要介绍了以FPGA为基础的八路数字抢答器的设计，同时给出了抢答器系统的各个功能模块及对应模块具体电路图。通过主持人的控制可以实现抢答开始，组号的显示，加减分模块，积分的显示，积分的重置，并启动倒计时模块；通过选手按键来进行标志位改变，停止倒计时，开启蜂鸣器，并为进入加减分模块做准备。此次设计程序用Verilog语言来编写，使用模块化编程思想，自上向下，通过寄存器变量来控制各个模块的运行，并用Quartus II软件9.0版来进行仿真。本次设计采用FPGA来增强时序的灵活性，由于FPGA的I/O端口资源丰富，可以在此基础上稍加修改可以增加很多其他功能的抢答器，因此后期可塑性很强，因为核心是FPGA芯片，外围电路比较简单，因此便于维护，并且维护费用低。 关键词：抢答器 、Verilog HDL、EDA、仿真 Abstract：This paper describes an FPGA-based design of four digital answering device, at the same time，there are the vies to answer first system of each function module and specific corresponding circuit module.Its control can be achieved through the host Responder starting group number display, integral reset and start the countdown module; through key players to carry flag changes, turn the buzzer and subtract points for entry into the module to prepare. The design is written by using Verilog language , the register variables to control operation of each module, and use the Quartus II software version 9.0 to be simulated. The design uses FPGA to enhance the flexibility of timing, because the FPGA I / O port have rich resources, it can be slightly modified on the basis of a lot of other features, so later plasticity is very strong, because the core is the FPGA chip , the external circuit is relatively simple, so it alse can be easy to maintain and cost low maintenances. 目录 TOC \o 1-3 \u 1 EDA技术和设计题目简介 1 2 设计方案的构思 2 2.1方案比较 2 2.2 方案论证 3 2.3方案选择 3 3.设计方案实现 4 3.1单元模块电路简介与设计 4 3.1.1 CPLD简介 4 3.1.2 CPLD最小系统电路 4 3.1.3 键盘输入电路 5 3.1.4 显示电路 5 3.1.5 报警及相关信息显示 5 3.1.6 电源模块电路设计 6 3.2基于Verilog HDL语言的CPLD设计部分 6 3.2.1按键编码模块 7 3.2.2译码显示模块 7 3.2.3分数显示模块 8 3.2.4报警控制模块 8 4.系统调试与验证 9 5 设计总结 11 6 参考文献 12 附录一：数字抢答器原理