quartus 2 使用错误集锦.docVIP

Quartus 2 使用错误集锦 4月24日 更新.... 1.Error: Top-level design entity test is undefined 原因：顶层模块的module名 没有和 工程名同名 解决方法：把顶层模块的 module名 改成 和工程名 同名 2.Error (10278): Verilog HDL Port Declaration error at test.v(4): input port clk_in cannot be declared with type reg 原因：输入变量不能定义成reg型，必须是wire型，我们做的一个芯片的输入引脚需要是实时采集输入数据的，所以必须是wire（导线），不能是寄存器型 解决方法：把输入信号定义成 线型 wire 3.Error (10137): Verilog HDL Procedural Assignment error at test.v(12): object led on left-hand side of assignment must have a variable data type 原因：数据类型定义错误 或者 赋值类型错误 解决方法： 在always 过程块中被赋值的变量必须是 reg （寄存器型），用 assign 连续赋值的对象 必须定义成 wire（线型） 4.Erro