加法器除法器FPGA实现总结文档.docxVIP

总结 串行加法器的实现 时序逻辑实现 工程名称：timing_serialadd_32bit。 时序逻辑完成计算需要32个周期。 综合后的资源占用情况 时序约束的结果： 综合后的map图： E:\xilinx\timing_serialadd_32bit\timing_serialadd.pdf 工程文件和仿真文件： 功能仿真结果图： 组合逻辑实现 工程名称：serialadd 组合逻辑完成计算的时间只需要1个cycle，但是cycle具体多长需要根据逻辑经过的门数量等因素来决定 综合后的map图位置： E:\xilinx\serialadd\schematic.pdf 工程文件和仿真文件： 功能仿真结果图： 二者对比结果 组合逻辑比时序逻辑实现方法耗用的资源少，在要求1个cycle计算出结果时用组合逻辑较好，在对设计的运行的时钟频率有较高要求，而不要求1个cycle计算出结果时，用时序逻辑较好。也可以综合考虑，用时序逻辑+组合逻辑的设计。 超级进位加法器的实现 时序逻辑的实现 工程名称：timing_CLA。 时序逻辑完成计算需要4个cycle 综合后的资源占用情况： 时序约束结果 综合后的map图位置 E:\xilinx\timing_CLA\ schematic.pdf 工程文件和仿真文件 功能仿真结果 组合逻辑的实现 工程名称： CLA_1 组合逻辑完成计算需要1个cycl