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CLB概述 2015年8月13日 20:49 ? CLB（可配置逻辑模块）是实现时序电路和组合电路的主要逻辑资源，每一个CLB单元通过一个交换矩阵连接到通用路由矩阵上。 在一个CLB单元内，有一对slice，这两个silce各自单独成列，互不直连。 CLB以及其内部的slice布局如下图所示，注意X?Y?的规律。 ? ? Slice描述 2015年8月13日 21:30 ? 每一个slice有： 逻辑函数生成器（LUT） 4个 存储元件 8个 这些单元可以提供逻辑和ROM功能。 ? slice的种类 slice有三种：SLICEX、SLICEL、SLICEM 种类 功能 数量 ? SLICEX 最基本的slice；多路复用器 50% 没有存储功能，没有进位链 SLICEL 多功能多路复用器；算数进位链，可以串联同列的slice ≈25% 没有存储功能 SLICEM 上述功能外，还可将LUT用作64bit分布式RAM or 可变长的移位寄存器（最长32bit） ≈25% ? 每一列CLB包含两列slice，右边一列是SLICEX，左边一列SLICEL和SLICEM大约各占一半数量。（XC6SLX4没有SLICEL） ? 三种slice的电路图 ? ? ? CLB/Slice的资源配置 2015年8月13日 22:20 ? 一个CLB中的逻辑资源： Distribute RAM、Shift Registers只有SLICEM有。 Arithmetic and Carry Chains只有SLICEL、SLICEM有。 ? Spartan-6系列FPGA的逻辑资源表： 6输入LUT/逻辑单元=1.6 ? Look-Up Table(LUT) 2015年8月14日 09:22 ? Spartan-6系列FPGA的逻辑函数生成器即6输入查找表（LUT），每个slice有4个。 一个LUT有：6个独立的输入端（A1-A6），2个独立的输出端（O5-O6）。 每个6输入LUT可以用作 输入端口 输出端口 传输时延 1个任意6输入布尔函数 ? O6 与实现的函数无关 2个任意5输入布尔函数 A6被软件拉高，输入相同 O5、O6 与实现的函数无关 ? LUT的输出去向 ? Look-Up Table(LUT) - 电子表格.xlsx LUT6链接的简单示意图： ? SLICEL、SLICEM有3个多路复用器：F7AMUX、F7BMUX、F8MUX，这些多路复用器用来将4个LUT组合成7、8输入的函数。 无论是在1个CLB内或是两个slice之间，slice之间没有直连路径来实现大于8输入的函数生成器，但是CLB的输出可以通过交换矩阵路由到CLB的输入端。 ? 存储元件 2015年8月14日 10:46 ? 每个slice有8个存储元件 4个可以配置成D型边缘触发器（寄存器） or 电平敏感锁存器 配置为D触发器时 触发器的D端口，可以由LUT的O6输出端口通过AFFMUX、BFFMUX、CFFMUX、DFFMUX来驱动，也可由slice的输入端口AX、BX、CX、DX绕过LUT来驱动。 ? 配置为锁存器时 当clk为低电平是，锁存器是透明的。 ? 另外4个只能配置成D型边缘触发器（寄存器） D端口可以由LUT的O5输出端口来驱动。 当上面的4个存储单元被配置为锁存器时，这4个存储单元将无法使用。 ? clock (CLK)、clock enable (CE)、set/reset (SR)，这三个控制信号在1个slice中是共用的。 Only the CLK signal has independent polarity but applies it to all eight storage elements. Any inverter placed on the clock signal is automatically absorbed. The CE and SR signals are active High. All flip-flop and latch primitives have CE and non-CE versions. SR信号的优先级高于CE。 ? 初始化 SR信号驱使存储单元进入SRINIT1或SRINIT0定义的初始化状态。 在1个slice中，SRINIT1、SRINIT0可以为每个存储单元分别定义，RS类型（同步 or 异步）的选择是共用的。 配置后的初始状态或全局定义的初始状态都是被同样的SRINIT选项所定义。任意时候，一旦GSR信号被宣告，就会置为初始状态。GSR信号总是在配置时被宣告，在配置后若想控制它，可以通过使用STARTUP_SPARTAN6基元来实现。为了使设计的灵活性和利用率最大化，建议使用G