用vhdl语言设计基于fpga器件高采样率fir滤波器.docVIP

1 课题的主要内容和设计方案 1.1 课题主要任务 使用硬件描述语言（VHDL）设计基于FPGA 器件的高采样率 FIR 滤波器。 1.2 课题内容 1 对传统的数字硬件系统设计方法和以采用硬件描述语言的数字硬件系统设计方法进行比较，指出采用硬件描述语言设计数字硬件系统的优势。 2 使用 EDA 工具并利用 VHDL 硬件描述语言设计基于 FPGA 器件的高采样率 FIR 滤波器。其设计要求为：采样频率： fs = 12 . 5MHz ；截止频率： fc = 2 . 0MHz ; 类型：低通；阶数： 64 阶；输入数据宽度： 8 位；输出数据宽度： 8 位。 3 设计的电路要能用 EDA 工具完成仿真验证工作。 1.3 设计目的 试将硬件描述语言设计技术应用于数字处理技术当中，利用一块集成芯片设计一个数字滤波器，缩短设计周期，提高设计性能。探索一下使用 VHDL 硬件描述语言设计基于 FPGA 可编程逻辑器件高采样率 FIR 数字滤波器的方法，以满足高采样率环境的需要。 1.4滤波器单元电路设计方案比较 1 快速加法器 通过各种途径均可实现加法器的功能，如串联型、并联型和流水线型等等，各种加法器特色不一，串联型加法器结构简单，但速度慢。并联型加法器速度快，对于实现 4 位以下的加法器较合适，增加位数在 PLD 中受到资源限制。流水线加法器将每一步运算结果都用寄存器暂存，总的效果是