讲稿--公开课件（讲义）.pptVIP

３、BHE/S7：高8位数据总线允许／状态线，输出，三态 总线周期Ｔ1：BHE有效，表高8位数据总线上的信 息有效,可使用。 总线周期Ｔ2-4：输出S7信息，(在8086中，未被赋 于实际意义) ４、RD：读选通信息、输出、三态、低电平有效 表示正在进行存贮器或I/O读。 ５、READY：准备就绪信息，输入，高电平有效 表示内存或I/O设备准备就绪，马上可进行一次数据 传输。若 此信息无效(为低),则CPU在Ｔ3状态后自动 插入等待状态TW,直到READY为高后，才进入Ｔ4 完成一次数据传输。 ６、INTR：可屏蔽中断请求信号、输入、高电平有效 NMI：非屏蔽中断信号、输入、正跳沿有效 ７、TEST：测试信号输入，低电平有效 TEST信号与指令WAIT结合起来使用，以实现CPU 和外部硬件的同步，CPU执行WAIT指令时，CPU处 于空转状态进行等待，当TEST有效时，则等待结 束，CPU继续往下执行指令。 ８、MN/MX：最小／最大模式控制信号、输入 MN/MX=1 最小模式 MN/MX=0 最大模式 ９、RESET：复位信号、输入、高电平有效 复位信号有效时，将对F,IP,DS,SS,ES及指令队列清 零， CS设置为FFFFH。当复位信号由高变低时， CPU将从FFFFOH开 始执行程序。 CS FFFF0H ＋IP OOOOH ────── FFFF0H １０、CLK：时钟信号、输入 8086要求CLK信号的占空比为33％,即1/3周期为 高,2/3 为低。其频率为5MHZ。 １1、 VCC：＋5V电源 GND：＋5V地 二、最小模式下的专用引脚信号 １、INTA：中断响应信号，低电平有效输出。此信号有 效可作为中断向量的读选通信号。 ２、ALE：地址锁存允许信号输出，高电平有效 用于锁存AD线上的地址。 ３、DEN：数据允许信号输出、三态、低电平有效。此 信号表示CPU当前准备发送或接收一个数据。 用于接收和发送AD线上的数据。 ４、DT/R：数据发送／接收信号，输出，三态。此信号 作为数据收发方向的控制信号，DT/R为高表 数据发送，为低表数据接收。 ５、M/IO：存贮器/IO控制信号输出。此信号为高电平， 表示CPU与存贮器之间进行数据传输，为低 则表示CPU与I/O设备之间进行数据传输。 ６、WR：写信号、输出、低电平有效 ７、HOLD：总线保持请示信号、输入、高电平有效。此信号是CPU之外的其他主部件要求占用总线，向CPU发出的请求信号。 ８、HLDA：总线保持响应信号、输出、高电平有效。此信号表示CPU对其他主部件的总线请求作出响应，与此同时，所有与三态门相接的CPU的引脚呈现高阻，从而让出了总线。 三、最大模式下的专用引脚信号 １、QS0,1：指令队列状态信号、输出 QS0,1两信号组合起来提供了前一个时钟周期中指令队列的状态，以便于外部对CPU内部指令队列的动作跟踪。QS0,QS1的代码组合所对应的含义如下表示： QS1 QS0 含义 0 0 无操作 0 1 从指令队列的第一个字节中取走代码 1 0 队列已空 1 1 除第一个字节外，还取走了后续字节中的 代码 ２、S2～0：总线周期状态信号、输出 S2～0信号组合起来可以指出当前总线周期中所进行的数据传输过程的类型。在最大模式系统中的总线控制器8288就是利用这些状态信号来产生对存贮器和I/O的控制信号。 S2、S1、S0的代码组合所对应的操作如下表所示： S2 S1 S0 操作过程泟 0 0 0 发中断响应