第5章 基本电路的VHDL实现.pptVIP

【例5.3】2输入异或门电路 library ieee； use ieee.std_logic_1164.all； entity xor2 is PORT(a，b：IN STD_IOGIC； y：out std_logic)； END XOR B； ARCHITECTURE XOR_BEHAVE OF XOR2 IS begin y=a xor b； END XOR_BEHAVE； END SHIFTER； ARCHITECTURE ART OF SHIFTER IS BEGIN PROCESS BEGIN WAIT UNTIL(RISING_EDGE(CLK))； IF(RESET=‘1’)THEN QOUT=； ELSE --同步复位功能的实现 CASE MODE IS 5.4 VHDL描述风格 在结构体中，可以用不同的语句类型和描述方式表达相同的电路功能行为，在VHDLA语言中，常常把描述方式或建模方法称为描述风格，通常可归纳为三种描述风格：行为描述；数据流（寄存器传输）描述；结构描述。 5.4.1行为描述 例5.33:带异步复位功能的8位二进制加法计数器的行为描述。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY CNT8B IS PORT(RESET,CLOCK:IN STD_LOGIC; Q8:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END ENTITY CNT8B; ARCHITECTURE ART OF CNT8B IS SIGNAL S1:UNSIGNED(7 DOWNTO 0); BEGIN PROCESS(CLOCK,RESET,S1) IS BEGIN IF RESET=1THEN S1=00; ELSIF(CLOCK=1 AND CLOCKEVENT)THEN S1=S1+1; END IF; END PROCESS; Q8=STD_LOGIC_VECTOR(S1); END ARCHITECTURE ART; (1) 本例的程序中，不存在任何与硬件选择相关的语句，也不存在任何有关硬件内部连线方面的语句。(2) VHDL的行为描述功能具有很大的优越性。 5.4.2 数据流描述 数据流描述，也称RTL描述，它以类似于寄存器传输级的方式描述数据的传输和变换，以规定设计中的各种寄存器形式为特征，然后在寄存器之间插入组合逻辑。这类寄存器或者显式地通过元件具体装配，或者通过推论作隐含的描述。数据流描述主要使用并行 的信号赋值语句，既显式表示了该设计单元的行为，又隐含了该设计单元的结构。 数据流的描述风格是建立在用并行信号赋值语句描述基础上的。当语句中任一输入信号的值发生改变时，赋值语句就被激活，随着这种语句对电路行为的描述，大量的有关这种结构的信息也从这种逻辑描述中“流出”。认为数据是从一个设计中流出，从输入到输出的观点称为数据流风格。数据流描述方式能比较直观地表述底层逻辑行为。 例5.34: 一位全加器的数据流描述 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY ADDER1B IS PORT(AIN,BIN,CIN:IN BIT; SUM,COUNT:OUT BIT); END ENTITY ADDER1B; ARCHITECTURE ART OF ADDER1B IS BEGIN SUM= AIN XOR BIN XOR CIN; COUNT=(AIN AND BIN)OR (AIN AND CIN) OR (BIN AND CIN); E