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第7章 硬件描述语言VHDL 7.1 VHDL模型的基本结构 7.2 VHDL的基本元素 7.3 VHDL的语句 7.4 VHDL设计实例 7.1 VHDL模型的基本结构 半加器是我们熟悉的器件,输入变量a和b表示两个加数,输出S和CO表示和及进位位。于是我们可以用如下逻辑函数式表示半加器: 也可以用如表7―1所示的真值表来表示,还可以用如图7―1（a）所示的逻辑图或用如图7―1(b)所示的逻辑符号表示之。 除上述三种表达方式外,现在我们还可以用VHDL来表达。即: 1 halfadder is a half adder 2 LIBRARYIEEE; 3 USE IEEE.STD -LOGIC -1164.ALL; 4 ENTITY halfadderIS 5 PORT(a,b:INSTD -LOGIC;s,co:OUTSTD -LOGIC); 6 END halfadder; 7 ARCHITECTURE halfOFhalfadderIS 8 SIGNALc,d:STD -LOGIC; 9 BEGIN 10 c=a OR b; 11 d=a NAND b; 12 co=NOT d; 13 s=c AND d; S=(a+b)·ab 14 END half;