集成数字锁相环cd4046简介kc03181203-h07.pptVIP

* 无锡职业技术学院内部资料 集成数字锁相环CD4046简介 　　CD4046是通用的CMOS锁相环集成电路，其特点是 电源电压范围宽（3V~18V），输入阻抗高(约100MΩ)， 动态功耗小， 在中心频率f0小于10kHz时功耗仅为600μW，属微功耗器件。 CD4046的引脚排列采用 16 脚双列直插式。 CD4046是带有RC型VCO的锁相环路，属于低频锁相环路，同类产品还有CC4046（国产）、MC14046等。图所示为CD4046的内部功能框图和构成锁相频率合成器时的外围元件连接图。 CD4046 芯片内含有一个低功耗、高线性VCO，两个工作方式不同的鉴相器PDI和PDII，A1为PDI和PDII的公用输入基准信号放大器，源跟随器A2与VCO输入端相连是专门作FM解调输出之用的，此外还有一个6V左右的齐纳稳压管。 CD4046的1脚为锁定指示，高电平表示环路锁定。5脚为VCO禁止端，高电平时VCO停振。 CD4046芯片内的鉴相器PDI是一个数字逻辑异或门，由于CMOS门输出电平在0～VDD之间变化。所以只要用简单的积分电路就可以取出平均电平，因而使锁项环路的捕捉范围加大。该鉴相器主要应用在调频波的解调电路中。 PDII是一个由边沿控制的数字比相器和互补CMOS输出结构组成的三态输出式鉴相器。由于数字比相器仅在ui和uv的上跳边沿起作用，因而该鉴相器能接收任意占空比的输入脉冲，即非常窄的脉冲。PDII的工作过程可用图所示波形图来表示。 PDII的工作过程可用图所示波形图来表示。14脚ui信号出现上跳变时，13脚也上跳输出高电平，3脚uv信号出现上跳变时，13脚下跳输出低电平；ui、uv同时触发时，13脚呈现高阻状态。因此，PDII可以使uv和ui严格同步，它常被应用在锁相频率合成器中。采用PDII的锁项环其锁定范围等于捕捉范围，与环路滤波器关系不大。 PDII的直流输出电压Ud应为13脚波形在一周期内的平均值。 图 CD4046鉴相器PDII的输入与输出波形 CD4046内部的VCO是一个电流控制型振荡器，其振荡频率与控制电压Ud之间的关系可以用下式表示 式中VGS为耗尽型NMOS三极管的源栅间导通压降，约0.5左右，VDS为耗尽型PMOS管的漏源饱和压降，约为1V左右。式中的第二项为常数项，也就是VCO的最低振荡频率fomin。当R4的增大到12脚开路时，fomin减小至零。式中第一项为Ud的函数，当R3＞10k?时。f0与Ud基本呈直线性关系。 自主学习,创造未来! * * *