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数字集成电路复习资料总结 第一章 集成度：集成电路中容纳的晶体管的数量 摩尔定律的推论 晶体管的速度将会越来越快，且功耗更低，成本更低； 芯片的复杂程度越来越高； 芯片的功耗越来越大，迫使人们不得不重新考虑功耗问题； 晶体管的制造尺寸越来越小。 产生上述现象的原因 晶体管尺寸的缩小以及微机械加工技术的不断进步； 人们在工程领域中对性能、功耗和成本之间进行的折衷； 市场的需求。 摩尔定律的失效 技术限制：光刻技术；封装技术；测试技术；设计能力。 市场的需求； 成本。 集成电路的生产过程 设计，生成版图数据； 制造，产生原始的芯片（die）； 测试分级，对die进行测试，确定其好坏以及性能优劣； 封装，得到期望的引脚形式。 集成电路的分类 数字集成电路制造工艺 nMOS和pMOS； CMOS； BiCMOS； SOI等。 CMOS技术 N阱工艺； P阱工艺； 双阱工艺； 三阱工艺。  第二章 非理想I－V特性 速率饱和与迁移率降低； 沟道长度调制； 体效应； 亚阈值传导； 结电流； 隧穿； 温度、几何相关性。 沟道夹断后，当漏源电压进一步增加，则漏端处的耗尽层宽度增加，使有效沟道长度缩短，从而导致漏源电流上升。这种现象称为沟道长度调制效应。 体效应 MOS晶体管除了栅、源和漏极以外，还隐含着第四极——衬底，也称为背栅； 源极和硅衬底之间的电压差会影响到阈值电压： 阈值电压 阈值电压大小取决于： 栅极材料 栅极绝缘材料 栅极绝缘层厚度 沟道掺杂浓度 源极与衬底之间电压 环境温度：随温度升高而降低 调节阈值电压大小方法： 用离子注入法改变沟道掺杂浓度 采用不同栅极绝缘材料 亚阈值传导所导致的问题 会导致晶体管无法完全关闭，会使存储在电容上的信息丢失； 增加静态功耗； 已经成为低电源电压和低阈值电压芯片的一个主要问题。 互连：工艺的缩小对管子的参数提高有利，对连线不利 将多个晶体管连接在一起的导线称为互连（interconnect），它对于现代集成电路的性能至关重要； 制造工艺的改进，使得晶体管的工作频率提高，互连的寄生参数增加，导致在很多路径上的RC延时远大于逻辑门的延时； 相邻导线之间会产生串扰，导线电感也必须考虑在内； 集成电路中互连主要有：多晶硅、金属和扩散区。 Latch-up效应的防治办法 减小衬底和阱电阻； 在每个源极附近设置一个接触区； 每个阱至少应该有一个接触； 所有的衬底和阱都应该直接与适当的金属电源相连； 每隔5-10个晶体管应该设置一个接触； nMOS管尽量聚集在GND附近，pMOS管尽量聚集在VDD附近，避免排列成棋盘式的螺旋结构。 等比例缩小原理 恒定电场理论：器件尺寸、电源电压以及衬底浓度均按一个比例缩小； 缺点：电源电压和器件阈值电压缩小，导致电路继承性变差； 恒定电压理论：保持电源电压不变； 特点：可使NMOS电路的性能有所改善；但是高电场、高电流密度等成为主要问题。 QCV理论：电源电压以及其他电压量按照a0.5变化，较符合目前半导体工业中电源电压下降的比率，大约是0.7左右。  第三章 数字集成电路的目标：功能、时序、面积功耗达到要求 设计级别：系统级、模块级、门级、晶体管级、版图级 上升时间：10%-90%消耗的时间 下降时间：90%-10%消耗的时间 延时：输入信号开始变化50%到输出信号相应变化50%的时间差 动态功耗：门翻转所引起的功耗 静态功耗：逻辑门输出输入保持不变的时候所消耗的功耗 瞬时功耗：信号上升或下降的阶段消耗的功耗 静态门和动态门的区别 静态逻辑门：设计简单、工作稳定，但性能不是最好、速度慢、面积大 在任何时刻，静态逻辑门的输出不是与电源就是与地短接； 静态逻辑门不需要时钟； 动态逻辑门：速度快，结构简单，面积小，但设计复杂 动态逻辑门的输出在某一段时间内是靠电容来维持的； 动态逻辑门需要时钟信号。 非门的一般结构形式 非门的驱动元件通常是增强型的NMOS； 负载可以有多种选择：电阻（E/R）；增强型NMOS（E/E）；耗尽型NMOS（E/D）； PMOS（CMOS）。 以上几种反相器的不足 存在静态功耗； 输出低电平不为零； 门的性能与管子的面积有关，要提高性能必须大幅度增加门的面积； 有些反相器存在衬底偏置效应； 输出信号的上升时间和下降时间不相等。 CMOS反相器的特点 输出高电平等于VDD，输出低电平等于0； 输出电平与两管的相对尺寸无关，即电路是无比的，两管都可以采用最小尺寸； 静态电流小，输出阻抗低； 输入阻抗高。 非门的用途 用作逻辑器件，实现逻辑功能； 用作缓冲器，驱动大负载； 在一定的条件下，可以当作延时器使用； 组成环路振荡器，检测工艺一致性。 静态CMOS逻辑门的定性分析 具有较大的噪声容限： 不存在静态功耗； 输出信号的上升时间和下降时间大致相等