ISE调用modelsim进行后仿真方法.docVIP

前言：基于波形的方法testbencn编写时需要输入输出接口，再编写输入接口信号产生的程序，一般用initial产生。可以在波形中看到输出的结果。基于代码的testbench编写时在ISE软件中选择好模块类型和关联模块，则自动生成测试模块，只需要初始化功能模块的输入参数数据，其中已例化功能模块程序作为其调用程序。具体参见文档《2、ISE9.1使用.pdf》第34页。 ISE与Modelsim进行FPGA后仿真相关操作 1.???? 说明 工具版本：Win7，ISE13.1，Modelsim SE 10.0a 2.????? 建立Modelsim SE的Xilinx ISE仿真库的方法 1）安装Modelsim 和ISE（注册并破解） 2）将Modelsim根目录下的modelsim.ini文件的只读属性去掉 3）将compxlib文件所在目录（可查看确定 默认路径为Xilinx安装目录\Xilinx\13.1\ISE_DS\ISE\bin\nt）添加到环境变量path中 （ 添加环境变量的方法：计算机—右键—属性—高级系统设置—环境变量—选择path—编辑按钮—变量值为：Xilinx安装目录\Xilinx\13.1\ISE_DS\ISE\bin\nt;—确定即可 如果变量值已经存在，则不同变量值之间应该以“;”隔开） 4）打开Modelsim，在命令窗口（Modelsim下方Transcript）输入：（根据自己的需求，如果只写verilog就只需要编译第二条指令即可） ? compxlib -s mti_se -arch all -l all -w -liball （所有语言都编译） compxlib -s mti_se -arch all -l verilog -w -lib all （只编译verilog语言库） compxlib -s mti_se -arch all -l vhdl -w -lib all （只编译VHDL语言库） 按回车键，然后请耐心等待一段时间，有可能是30分钟左右，窗口有可能假死。 如果提示compxlib为无效命令，可能是没有做第2步“将Modelsim根目录下的modelsim.ini文件的只读属性去掉。” 5）? 将Modelsim根目录下的modelsim.ini文件属性设为只读 6）? 完成以上步骤，重新启动Modelsim即可在library栏中看到已经生成的Xilinx仿真库 3.?????? 利用ISE与Modelsim进行FPGA后仿真的方法 注：网络上有的文档中提供了两种方法，即直接在ISE中调用modelsim仿真和modelsim独立仿真（需要调用ISE生成的相关综合实现文档），本文中只对第一种进行了说明。 1)???????? Xilinx ISE默认仿真器设置 打开ISE，点击Edit—Preference—ISE General 下的Integrated Tools ，在右侧的Model Tech Simulator 中下面将modelsim.exe 文件的所在目录C:\ modeltech_10.0a\win32\modelsim.exe添加进去。 2)???????? 操作流程（本步可参考ISE学习文档中的第34页生成测试文档的方法） 注：本文以一个简单的具有50分频功能的工程来进行演示说明，所用语言为verilog 新建工程，点击New Project…按钮，弹出New Project Wizard窗口，输入工程的名字（fp_prj），点击Next进入Project Settings窗口，需要将Simulator设置为Modelsim-SE （Verilog、VHDL、Mixed根据情况自定），点击Next，Finish； ? ? ? ? 编写源文件，右键点击Hierarchy中的工程文件夹，点击New Source…，输入文件名（fp_verilog），点击Next，此处可以不做操作而在源文件中进行约束，点击Next，Finish；在进行以上操作时，Hierarchy上方的View选择为Implementation。 ? module fp_verilog(clk,rst_n,fp ); input clk,rst_n; output fp; reg[5:0] cnt=0; always@(posedge clk or negedge rst_n) if(!rst_n) cnt=6d0; else if(cnt6d49) cnt=cnt+1d1; else cnt=6d0; assign fp=(cnt=6d24)? 1d0:1d1; ? en