2013-2014《数字逻辑》自测题(1).pptVIP

3. 用Verilog HDL描述一个高有效使能的8位四选一。要求先画出模块框图， 再进行描述。（8分） 4. 用Verilog HDL描述一个代码转换电路，要求如下：（8分） （1）电路输入为8421码，电路输出为2421码； （2）电路具有一个高有效使能端； （3）电路有一个输出标志，当使能无效或输入伪码时，该标志为1；否则为0。 5. 用Verilog HDL描述一个8位数据并行传输时，符合奇校验约定的校验位发生器。（5分） 6. 用Verilog HDL描述一个具有低有效异步置位、异步清零的上升沿JK触发器。（6分） 7. 用Verilog HDL描述一个具有高有效同步置位、同步清零的下升沿D触发器。（5分） 8. 用Verilog HDL描述一个满足下列要求的计数器。（10分） （1）下降沿（0~99）10 加1计数； （2）电路具有一个低有效的异步清零端； （3）电路具有一个高有效的计数使能端； （4）电路具有一个高有效的循环进位（RCO）输出端。 9. 用Verilog HDL描述一个余3码可逆计数器。当x=0时，加1计数；当x=1时， 减1计数。（8分） 10. 用Verilog HDL描述一个左移循环一个“0”的4位环形计数器。要求先画出能自启 动的状态图，再进行描述。（10分） 11. 用Verilog HDL描述一个4位右移扭环