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大作业：RS232串口驱动 Verilog设计 实验报告 计算机学院 1203121857 闫林 周六晚上机——第五批 1.1 实验内容 本实验要为最后一次大实验。为自选实验。 本人选择驱动Terasic DE0开发板上的RS232串口作为最后一次大的作业。 本实验使用友晶科技的De0开发板进行实验。使用cyclone III EP3C16F484 FPGA芯片。 1.2 试验要求 使用Verilog语言驱动开发板上的rs232模块，使之能够与计算机进行通信。 串口的通信速率设为9600HZ，每次传送8bit，没有校验位，空闲位的长度为1。 1.3 设计说明 RS232使用如下的电平标准进行通信。 图1 RS232通信协议 空闲状态下，电路一直保持低电平，当有数据需要发送时，电平拉高一个周期。 接下来为8个数据位，最后为一个周期的结束低电平。 这一过程可以用状态机进行表示。 由于DE0开发版的空间有限，所以并没有RS232使用的标准DB9口 只保留了引脚进行使用。 因此试验中使用到了USB转TTL的转换线进行与计算机的连接。如下图所示。 在试验过程中，为简便实验的实现过程，只是用了发送（TXD）和接收（TXD）两条线。也就是下图中的第2、3两根线。 为了验证程序的正确性，程序将接收到的数据传送到发送端。因此，在FPGA开发板和计算机之间形成了一个回环的网络。网络拓补如下图所示：