按键驱动LED地实验课设资料.docVIP

实用 文档 设计一：按键驱动LED的实验 设计目的 学会用Verilog语言编写所需要的程序，会对自己编写的程序进行编译和仿真，懂得根据仿真软件提示的错误进行修改，也需要对通过仿真改正功能的错误。并学会检测按键和控制LED的输出。 本实验是通过FPGA检测I/O口上的按键信号，通过时序控制两个LED灯以流水灯的方式各亮灭六次。最后灯保持灭的状态。 设计原理 该实验的主要问题是FPGA如何捕获到按键是否按下。当按键按下时，输入电平会由高变低，按键松开后，输入电平会由低变高，这就有一个上升沿和一个下降沿。捕获到这两个沿。就可以确认按键按下。 检测到按键按下时，开始实现设计的功能。 由于两个LED灯亮灭有时间控制。所以需要分频。由于FPGA的内部频率是66兆赫兹，则需要分能达到一秒。 最后编写主要的功能程序，首先让两个LED灯都置于高电平，当检测到按键按下时，时间过了一秒之后，led1开始亮，又过了一秒，LED2和LED1对LED1取反，实现了一亮一灭的功能。这样循环六次后，分别将两灯置于高电平，即灭的状态。在此过程中，若复位键置于高电平，则亮灯都暗。 设计成果 1、模块划分（或者状态机） （1）键盘的检测 （2）分频 （3）实现流水灯的模块 2、模块设计 计数模块用来计数的。低电平和计数器满时，复位。否则计数器不断的计数加一，直到计数满时再复位。 always@(posedge clk or negedge reset_n) begin if(!reset_n) cnt1=20d0; else cnt1=cnt1+1b1; end always@(negedge reset_n or posedge clk) begin if(reset_n==1b0) begin cnt=28d0; end else begin if(cnt==28 begin cnt=28d0; end else cnt=cnt+1; end end reg yimiao; always@(negedge reset_n or posedge clk) begin if(reset_n==1b0) begin yimiao=1b0; end else begin if(cnt==28 yimiao=1b1; else if(yimiao) yimiao=1b0; end end 键盘的检测模块 always@(negedge reset_n or posedge clk) begin if(reset_n==1b0) key1_dly=1b0; else key1_dly= key1; end always@(negedge reset_n or posedge clk) begin if(reset_n==1b0) key1_dly1=1b0; else key1_dly1= key1_dly; end always@(negedge reset_n or posedge clk) begin if(reset_n==1b0) key1_nege_flag=1b0; else if(key1_dly==1b0key1_dly1==1b1) key1_nege_flag =1b1; else if(key1_valid==1b1) key1_nege_flag =1b0; end always@(negedge reset_n or posedge clk) begin if(reset_