第3讲 Verilog HDL常用建模方法.pptx

Verilog硬件描述语言Verilog HDL;第3讲 Verilog HDL常用建模方法;3.1 电路级建模;电路级建模;3.1.1 开关级建模元件— — MOS开关;信号out的值由信号data和control的值确定。 out的逻辑值如表11.1所示。 信号data和control的不同组合导致这两个开关输出1，0或者z或x，逻辑值(如果不能确定输出为1或0，就有可能输出z值或x值)。符号L代表0或z，H代表1或z。 因此，NMOS开关在control信号是1时导通。如果control信号是0，则输出为高阻态值。与此类似，如果control信号是0，则PMOS开关导通。 具体的输入输出参见下表：;CMOS开关用关键字cmos声明。CMOS开关的符号如下图所示。 CMOS开关实例的引用： CMOS门本质上是两个开关（NMOS和PMOS）的组合体可以用NMOS和PMOS器件来建立CMOS器件的模型。 ;NMOS，PMOS和CMOS门都是从漏极向源极导通，是单向的。在数字电路中，双向导通的器件很重要。对双向导通的器件而言，其两边的信号都可以是驱动信号。有三个关键字用来定义双向开关：tran，tranif0和tranif1。 tran开关作为两个信号inout1和inout2之间的缓存。inout1或inout2都可以是驱动信号。仅当control信号是逻辑0时tranif0开