(VHDL实验报告)一位半加器,全加器的设计.pptVIP

数字电路EDA设计与应用 一位半加器，全加器设计 二、实验目的 1、掌握一位二进制半加器与全加器的原理。 2、进一步熟悉 QUARTUSII 软件的使用方法和 VHDL 输入。 3、掌握元件例化语句的使用。 4、学习从设计文件到模块符号的创建过程。 三、实验原理 （1）半加器两输入，两输出。其电路是指对两个输入数据位相加，输出一个结果位和进位，没有进位输入的加法器电路。是实现两个一位二进制数的加法运算电路。其真值如下图所示（S为和输出，C为进位输出）： 三、实验原理 （2）全加器三输入，两输出。其电路是在半加器的基础上加了个进位输入的加法。其真值表如下图所示： 三、实验原理 （3）由数字电路知识可知，一位全加器可由两个一位半加器与一个或门构成，其原理图如下图所示。故可采用元件例化语句来实现一位全加器。 四、实验内容 在本实验中，征对半加器时，用两个拨动开关来表示半加器的两个输入（A、B），用两个LED来表示半加器的两个输出（S、C）。 对于全加器时，其设计利用层次结构描述法，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译下载到实验箱，其中用三个拨动开关来表示全加器的三个输入（Ai、Bi、Ci-1），用两个LED来表示全加器的两个输出（Si、Ci）。 实验箱上拨动开关档位在下方时表示其输出为低电平，反之输出市电平；当FPGA与其对应的端口为高电平时LED就会发光，反之LED灯灭。其拨动开关与FPGA管脚的连接表以及LED灯与FPGA管脚连接表如下两图所示： 五、实验步骤 1、建立工程文件 1）运行QUARTUSII 软件。 2）选择软件中的菜单 FileNew Project Wizard，新建一个工程。 3）点击NEXT进入工作目录，设定工程名和实体名。 4）点击NEXT，进入下一设定对话框，（本次实验选用Cyclone II系列芯片EP2C35F672C8），在对话框的左上方的 Family 下拉菜单中选取 CycloneII，在中间右边的Pin count下拉菜单中选取672，在 Speed grade 下拉菜单中选取 8，在左下方的 Available devices 框中选取 EP2C35F672C8。点击 NEXT 完成器件的选取，进入 EDA TOOL设定界面。 5）按默认选项，点击NEXT出现新建工程以前所有的设定信息，再点击FINISH完成新建工程的建立。 五、实验步骤 2、建立文本设计文件 1）选择File--New--Device Design Files--VHDL File，点击OK按钮，打开进入文本编辑器对话框。 2）在文本编辑器中输入对应VHDL程序代码，如下图所示： 3）对文本文件进行编译。选择processing--compiler tool--start或直接点快捷栏上的三角形则会出现编译器窗口。需要说明的是在进行设计文件的综合和分析，也可以单独打开某个分析综 合过程不必进行全编译界面。当完成上述窗口的设定后，点击 START 按钮进行设计文件的全编译。如果文件有错，在软件的下方则会提示错误的原因和位置，以便于使用者进行修改直到设计文件无错。整个编译完成，软件会提示编译成功。 五、实验步骤 3、管脚分配 1）点击 Assignments 菜单下面的 Assignment Editor，进入到引脚分配窗口。将弹出的窗口中的 All 改成 pin ，再点击 List，在 Nodes Found窗口会出现所有信号的名称，点击中间的按钮则Selected Nodes 窗口下方出现被选择的端口名称。双击 OK 按钮，完成设置。进入管脚分配窗口。如下图所示： 2）依照“硬件与 FPGA 的管脚连接表”分配对应的输入管脚名 ，依照“LED灯与FPGA管脚连接表”分配对应的输出管脚名。本次实验的分配关系是：（输入端 a、b分别对应的 FPGA 管脚名为 H8、J8，输出端 c、s分别对应的 FPGA 管脚名为 G13 、G15），如下图所示： 3）分配完管脚后，再次进行一次全编译，使分配的管脚有效。 五、实验步骤 4、对设计文件进行仿真 1）选择File--New，在弹出的对话框中选择Vector Waveform File，点击OK按钮，打开进入一个空的波形编辑器窗口。 2）设置仿真结束时间，波形编辑器默认的仿真结束时间为 1μS，根据仿真需要，可以自由设置仿真的结束时间（本次设置的为1ms）。选择 QUARTUSII 软件的 Edit--End Time命令