中兴Cadence培训教程《EDA工具手册》仿真分册.doc

《EDA工具手册》仿真分册 EDA平台 第 PAGE ２ 页 共 NUMPAGES 116 页 目录 TOC \o "1-3" \h \z 前 言 ３ 第一章 高速设计与PCB仿真流程 ４ 1.1 高速信号与高速设计 ４ 1.1.1 高速信号的确定 ５ 1.1.2 边缘速率引发高速问题 ５ 1.1.3 传输线效应 ６ 1.2 高速PCB仿真的重要意义 ９ 1.2.1 板级SI仿真的重要意义 ９ 1.2.2 系统级SI仿真的重要意义 １０ 1.3 高速PCB仿真设计基本流程 １２ 1.3.1 PCB仿真设计的一般流程： １２ 1.3.2 基于CADENCE Allegro工具的板极仿真设计的流程 １３ 第二章 仿真设置 16 2.1 打开BRD文件 16 2.2 调用并运行设置向导 17 2.2.1 编辑叠层参数和线宽以适应信号线阻抗 19 2.2.2 输入DC网络电平 22 2.2.3 分立器件和插座器件的标号归类设置 23 2.2.4 器件赋上相应的模型 24 2.2.5 使用SI Audit 进行核查 32 2.3 设置IO管脚的测试条件和逻辑门限值 32 2.4 差分驱动器的设置 34 2.5 仿真分析参数设置 36 第三章 提取和建立拓朴进行仿真 45 3.1 自动提取拓扑 45 3.1.1 通过Signal Analysis提取拓朴 46 3.1.2 在PCB SI的Constraint Manager中抽取拓扑 47 3.2 改变SigXplorer中的电路参数 49 3.3 SigXplorer中的仿真参数设置： 51 3.4 SigXplorer中的仿真过程： 54 3.5 SigWave的使用简介 59 3.6 手工建立和调整拓扑 61 3.6.1 手工建立和调整拓朴的作用 61 3.6.2 手工建立和调整拓朴的过程 61 3.7 仿真不同的参数值 65 第四章 时序仿真 68 4.1 时序(TIMING)的一些参数 68 4.2 传统的时钟同步系统仿真的过程 72 4.2.1 共同时钟同步系统的时序计算 72 4.2.2 共同时钟同步系统的仿真过程 73 4.3 源同步接口仿真过程 79 4.3.1 源同步时序公式 79 4.3.2 源同步时序仿真过程 81 4.4 时钟信号的说明 83 第五章 设置约束及赋予PCB 85 5.1 启动约束条件设置界面 85 5.2 加约束的步骤 86 5.3 各个约束标签栏的作用 86 5.4 将约束加到PCB文件上 91 第六章 后仿真过程及参数设置 93 6.1 后仿真前的几个准备步骤 93 6.2 针对目的一的后仿真 93 6.3 针对目的二的后仿真 94 6.3.1 进行仿真设置 95 6.3.2 进行反射仿真验证 97 第七章 点到多点的仿真和多板间仿真 100 7.1 点到多点的拓扑仿真 100 7.2 多板间的仿真 102 7.2.1 多板的拓朴拆分 104 7.2.2 创建一个连接两板的Design Link 106 7.2.3 仿真通过Design Link连接的网络 111 前 言 Cadence软件是我们公司统一使用的原理图设计、PCB设计、高速仿真的EDA工具。进行仿真工作需要有很多方面的知识，须对高速设计的理论有较全面的认识，并对具体的单板原理有一定的了解，还需具备仿真库的相关知识等。 在这个分册中仅对仿真软件的使用进行较详细的阐述，还介绍高速设计的一些相关理论，仿真过程是基于Allegro SPB 15.2的PCB SI模块进行的。 其他知识，如仿真库的知识、约束管理器等请参阅专门的使用手册。 在此非常感谢网络南研EDA和本部EDA对此手册的支持。 高速设计与PCB仿真流程 本章介绍高速PCB仿真设计的基础知识和重要意义，并介绍基于Cadence 的Allegro SPB15.2的PCB仿真流程。 高速信号与高速设计 随着通信系统中逻辑及系统时钟频率的迅速提高和信号边沿不断变陡，PCB的走线和板层特性对系统电气性能的影响也越发显著。对于低频设计,走线和板层的影响要求不高甚至可以完全忽略不计。当频率超过50MHz时，PCB走线则必须