第3章模块和端口jiao.pptVIP

HDL语言硬件设计 第三章 模块和端口 3.1 模块的结构 Verilog的基本设计单元是“模块”(block)。一个模块是由两部分组成的，一部分描述接口，另一部分描述逻辑功能，即定义输入是如何影响输出的。 模块的特点： 模块定义以关键字module开始，模块名、端口列表、端口声明和可选的参数声明必须出现在其他部分的前面，endmodule语句必须为模块的最后一条语句。 端口是模块与外部环境交互的通道，只有在模块有端口的情况下才需要有端口列表和端口声明。 模块内部的5个组成部分是：变量声明、数据流语句、低层模块实例、行为语句块以及任务和函数。这些部分可以在模块中的任意位置，以任意顺序出现。在模块的所有组成部分中，只有module、模块名和endmodule必须出现，其他部分都是可选的，用户可以根据设计的需要随意选用。在一个Verilog源文件中可以定义多个模块，Verilog对模块的排列顺序没有要求。 3.2 端口1.端口列表 模块的定义包括了一个可选的端口列表。其格式如下： module 模块名(口1，口2，口3，口4, ………); 在模块的定义中包括一个可选的端口列表。如果模块和外部环境没有交换任何信号，则可以没有端口列表。考虑一个在顶层模块Top中被调用（实例引用）的四位加法器