第4章并行IO端口.pptVIP

51单片机原理及应用——基于Keil C与Proteus * 第4章 并行I/O端口 * 主讲：陈燕慧 2013.9 4.1 I/O端口基本概念 （1）设置数据的寄存、缓冲逻辑，以适应CPU与外设之间的速度差异，接口通常由一些寄存器或RAM芯片组成，如果芯片足够大还可以实现批量数据的传输； （2）能够进行信息格式的转换，例如串行和并行的转换； （3）能够协调CPU和外设两者在信息的类型和电平的差异，如电平转换驱动器、数/模或模/数转换器等； （4）协调时序差异 （5）地址译码和设备选择功能 （6）设置中断和DMA控制逻辑，以保证在中断和DMA允许的情况下产生中断和DMA请求信号，并在接受到中断和DMA应答之后完成中断处理和DMA传输。 一、I/O端口的作用 二、外部设备的编制 1、外部端口的单独编址 外部端口和存储器存储单元单分开编址，互不影响。 特点：不占存储器地址，但需要CPU有专用I/O指令集等，增加软硬件开销。 2、外部端口和存储器统一编址 优点：CPU访问外部存储器的指令适用于I/O端口，增强了CPU对外设的处理能力；不需要专用I/O端口操作指令； 缺点：但外设端口占用部分存储器地址，增加了硬件电路的复杂程度； 三、I/O端口数据的四种传送方式 1、同步传送（无条件传送） 2、异步传送（条件传送） 3、中断传送 4、DMA传送 当外设速度接近CPU时，宜采用同步传送； 当外设速度很时，CPU认为外设处于准备好的状态，宜采用同步传送； CPU需要I/O接口为外设提供状态和数据两个端口，便于CPU查询状态和进行数据传送。 CPU利用中断功能和I/O接口的中断功能实现对外设I/O数据传送。 外设与片内存储的数据必须经过CPU，批量传送时，提高效率。 一、I/O端口 51系列单片有4组8位并行I/O口：P0、P1、P2和P3口，都是准双向口。 每个接口内部都有一个8位数据输出锁存器、一个输出驱动器和数据输入缓冲器。故CPU数据从并行I/O接口输出时可得到锁存，输入时可得到缓冲。 4.2 并行I/O口的结构 二、I/O结构 1、P0口结构 一个输出锁存器 两个三态输入缓冲器 一个输出驱动电路 一个输出控制电路 组成 输出控制电路由1个与门电路、1个反相器和1路多路开关 MUX组成。 1.当控制信号=0时，T1,T2截止，MUX连接锁存器，此时，上拉场效应管截止，这时是漏极开路电路，P0口需要外接上拉电阻(5KΩ~10 ΩK)。 P0口作为一般I/O口使用 1) P0口作输出口： 纵上所述，当P0口作输出口时，若内部总线输出“1”，P0口也输出“1”；若内部总线输出“0”，P0口也输出“0”，故它们的逻辑状态是一致的。 当CPU执行输出指令时，写脉冲加在D锁存器的CP端，输出数据经过D锁存器、多路开关，使数据出现P0.x口上。 2) P0口作输入口： P0口通过三态缓冲器输入数据，T1管仍然是截止的，是高阻状态。故P0口作输入使用的前提条件：先向P0口输出“1”，则T2管截止。 从结构上看，P0口有两个输入缓冲器，即有两种输入： 一种输入读的是锁存器；另一种是下面的缓冲器，从引脚P0读入的。在读引脚时，先使P0口输出为“1”，使T2截止，然后再读。 1.当控制信号=1时，P0口作地址/数据总线使用 P0口作数据/地址总线使用 此时地址/数据总线为“1”，则“与”门输出为“1”，T1导通，T2截止，把引脚拉为高电平； 若地址/数据总线信号为“0”，则与门输出为“0”，则T1截止，T2导通，P0口输出为0。即把引脚拉为低电平。故从引脚输出地址/数据信号。 8031单片机扩展2864A 的电路图如图5.10所示： 2、P1口结构 P1口无多路开关，只能作通用I/O口使用，准双向口。内部有上拉电阻。 1) 当P1口作为输出口时： 若CPU向内部总线写1，T管截止，上拉电阻将引脚拉高，则P1.x为1 若CPU向内部总线写0，T管饱和导通，上拉电阻不起作用，则P1.x输出为0 P1.0输出口，控制发光二极管是否点亮：当为低电平时，被点亮；当为高电平时，熄灭。 P1.1输入口。检测按键的状态：当按键接通时，P1.1=0，这时就会把低电平读入CPU中； 当断开时，P1.1悬空，不接任何负载时，从内部结构上看，因P1口内有上拉电阻，则P1.1为高电平，此时执行读引脚指令，为高电平。 P2口的逻辑电平与P1口相比，多了一个多路开关。这个多路开关受内部控制信号的控制，当DPRT的高8位地址信号需由P2口输出时，内部控制信号将使输出驱动器接收地址信号。（所有端口的输入状态与P0口都相同） 注意：“地址”是单片机的高8位地址，与P0口共同组成了单片