四位二进制课程设计.docVIP

课程设计 报告书 课程名称 集成电路CAD课程设计 学 院 物联网工程 专 业 微电子 姓 名 赵山杉 学 号 1030112132 指导教师 吴 滨 2015年 12月 题目内容(要求格式：小四宋体；字母数字Times new roman；行距1.25) 设计一个4位二进制计数器。 ①计数范围从0000-1111，有低位进位输入和进位输出 ②有使能、异步复位功能 ③有同步置数功能 具体要求(要求格式：小四宋体；字母数字Times new roman；行距1.25) ①画出芯片管脚图 ②设计输入输出的电特性 ③用Verilog程序进行逻辑设计，要求画出程序流程图，并进行逻辑仿真 ④画出电路原理图，要求进行电路仿真 ⑤画出电路版图，并进行版图仿真 实践过程及内容记录 (要求格式：小四宋体；字母数字Times new roman；行距1.25，可根据内容长短插页) 芯片管脚 CLR:清零端，低电平有效CLK:时钟A,B,C,D:四个输入端 CLR:清零端，低电平有效 CLK:时钟 A,B,C,D:四个输入端 ENP:输入使能端 GND:低电平 VCC:高电平 RCO:动态进位输出端 QA,QB,QC,QD:四个输出端 ENT:输出使能端 LOAD:指数端，低电平有效 这种同步可预置四位二进计数器是由四个D型触发器和若干个门电路构成，内部有超前进位，具有计数、置数、禁止、直接（异步）清零等功能。对所有触发器同时加上时钟，使得当计数使能输入和内部门发出指令时输出变化彼此协调一致而实现同步工作。这种工作方式消除了非同步（脉冲时钟）计数器中常有的输出计数尖峰。缓冲时钟输入将在时钟输入上升沿触发四个触发器。 这种计数器是可全编程的，即输出可预置到任何电平。当预置是同步时，在置数输入上将建立一低电平，禁止计数，并在下一个时钟之后不管使能输入是何电平，输出都与建立数据一致。清除是异步的（直接清零），不管时钟输入、置数输入、使能输入为何电平，清除输入端的低电平把所有四个触发器的输出直接置为低电平。 有了超前进位电路后，无须另加门，即可级联出 n位同步应用的计数器。它是借助于两个计数使能输入和一个动态进位输出来实现的。两个计数使能输入（ ENP和 ENT）计数时必须是高电平，且输入 ENT必须正反馈，以便使能动态进位输出。因而被使能的动态进位输出将产生一个高电平输出脉冲，其宽度近似等于 QA输出高电平。此高电平溢出进位脉冲可用来使能其后的各个串联级。使能 ENP和 ENT输入的跳变不受时钟输入的影响。 电路有全独立的时钟电路。改变工作模式的控制输入（使能 ENP、ENT或清零）纵使发生变化，直到时钟发生为止，都没有什么影响。计数器的功能（不管使能、不使能、置数或计数）完全由稳态建立时间和保持时间所要求的条件来决定。 逻辑图 典型清除、置数、计数和禁止时序 输入输出电特性 经过Hspice调试仿真 符号 参数名称 最小 典型 最大 VCC 电源电压 4.75 5 5.25 VIH 输入高电平电压 2.0 VIL 输入低电平电压 0.8 IOH 输出高电平电流 -400 IOL 输出低电平电流 8 fck 时钟频率 0 25 tw 脉冲宽度 时钟 25 清零 20 数据 20 使能 20 tsu 建立时间 置数 20 置数无效态 20 清零 20 清零无效态 25 th 保持时间 3 硬件描述 程序流程图 Verilog源程序 module count4(CLR,LOAD,ENT,ENP,CLK,data_in,data_out,RCO); input CLR,LOAD,ENP,ENT,CLK; input[3:0] data_in; output[3:0] data_out; output RCO; reg[3:0] data_out; reg RCO; always@(posedge CLK or negedge CLR) begin if(!CLR) begin data_out=4b0000; RCO=0;end else if(!LOAD) data_out=data_in; else begin case({ENP,ENT}) 2b01:begin data_out=data_out; RCO=0;end 2b11:if(data_out==4d15) begin data_out=0; RCO=1; end else begin data_out=data_out+1; RCO=0;end default:begin data_out=dat