地址译码2010-(公开课件).pptVIP

三、存储芯片的组成 常用的存储芯片由地址译码器、控制逻辑电路、数据缓冲器、存储体4部分组成。图6.2给出了一般存储芯片的组成示意图。 ①地址译码器：n位地址输入线，译码输出2n个地址选择信号，实现对片内存储单元的选址。 ②控制逻辑电路：片选信号CS及读/写控制信号，形成芯片内部控制信号，控制数据的读出和写入。 ③数据缓冲器：把存储体与总线相隔离。 ④存储体：是存储芯片的主体，由基本存储元按照一定的排列规律构成。排列方式通常可分为字结构方式和位结构方式。字结构方式是按字节编址。而位结构方式是按字节编址。 6.2 存储器接口技术 存储器接口主要完成三大总线的连接任务。 一、存储器接口中应考虑的几个问题 1、存储器与CPU之间的时序配合 为了使CPU能与不同速度的存储器相连接，通常利用“等待申请”信号，与CPU达到同步。例如在8086的系统中，当存储器未准备好时，在T3周期开始前通过READY发出等待请求信号，当CPU在T3期开始前沿检测到等待请求为低时，则在T3和T4之间插入一个或多个等待周期TW，波形如图6-3所示。 2、CPU总线负载能力 任何系统总线的负载能力都是有限的。在小型系统中，CPU可以直接与存储器相连；对于较大的系统，CPU的总线不能直接推动所有存储芯片，就要加上缓冲器或驱动器，以提高总线负载能力。地址总线、控制总线是单向的，通常采用单向驱动器，如74LS244、Intel公司生产的8282等；而数据线是双向传送的，要采用双向驱动器，如74LS245、Intel公司生产的8286/8287等。 3、存储芯片的选用 一般应根据存储器的存放对象、总体性能、芯片的类型和特征等方面综合考虑。 （1）对芯片类型的选用 高速缓冲存储器：一般选用双极型RAM或高速MOS静态RAM芯片。 主存储器：要兼顾速度和容量两方面性能。ROM和RAM芯片的选择：RAM芯片的选择与容量要求相关：当需要容量较小时，选用静态RAM；当容量要求很大时，选用动态RAM，动态RAM集成度高、功耗小、价格低。ROM芯片的选择则一般从灵活性考虑选用EPROM、E2PROM的较多。 （2）对芯片型号的选用 存取速度最好选用与CPU时序相匹配的芯片。若存储芯片的速度太慢，需要增加时序匹配电路；若速度太快，又将使系统成本增加。 存储芯片的容量和结构直接关系到系统的组成形式、负载大小和成本高低。一般在满足存储系统总容量的前题下，应尽可能选用集成度高、存储容量大的芯片，这有利于减轻系统负载，缩小存储器模块的几何尺寸。表6-2列出了采用不同芯片组成8K字节存储器时给出地址总线和数据总线造成的负载情况。从表中可看出，芯片容量越大、总线负载越小。 二、存储器地址译码方法 地址译码是存储系统设计的核心。通常，一个存储器是由若干存储芯片构成的。存储器的地址译码被分为片选控制译码和片内地址译码两部分。 片选：用高位地址进行译码后产生存储芯片的片选信号； 片内地址译码：用低位地址译码实现片内存储单元寻址。 1、片选控制的译码方法 常用的片选控制译码方法有线选法、全译码法、部分译码法和混合译码法等。 （1）线选法 当CPU寻址空间远远大于存储器容量时，可用高位地址线直接作为存储芯片的片选信号，每一根地址线选通一块芯片。图6.4 线选法结构示意图。 线选法的优点是连线简单，片选控制无需专门的译码电路。有二点要注意，一是地址重叠；二是存储器地址分布不连续。 （2）全译码法 全译码法是将低位地址总线作为片内地址，其余高位地址总线全部作为片外地址使用。例如，CPU地址总线为16位，存储芯片容量为8KB。 采用全译码方式寻址64K容量存储器的结构示意图如图6-5所示。 采用全译码法，无地址间断和地址重叠现象。全译码法有全部地址空间的寻址能力。 （3）部分译码法 部分译码法是将高位地址线中的一部分进行译码，产生片选信号。该方法常用于不需要全部地址空间的寻址能力，但采用线选法地址经又不够用的情况。 采用部分译码法时，由于未参加译码的高位地址与存储器地址无关，所以存在地址重叠的问题。部分译码结构示意图如图6-6所示。 ?（4）混合译码法 混合译码是将线选法与部分译码法相结合的一种方法。图6.7 混合译码法结构示意图。显然，采用混合译码法同样存在地址重叠与地址不连续的问题。 2.? 地址译码电路的设计 存储地址译码电路的设计的步骤如下： ①根据系统中实际存储器容量，确定存储器在整个寻址空间中的位置； ②根据所选用存储芯片的容量，画出地址分配图或列出地址分配表； ③根据地址分配图或分配表确定译码方法