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Verilog 常用语法及举例 规约操作符 归约操作符在单一操作数的所有位上操作，并产生1位结果。 归约与：如果存在位值为0, 那么结果为0；若如果存在位值为x或z，结果为x；否则结果为1。 | 归约或：如果存在位值为1，那么结果为1；如果存在位x或z，结果为x；否则结果为0。 举例：A = ‘b0110; B = ’b0100; A = 0 1 1 0 = 0 | B = 0 | 1 | 0 | 0 = 1 移位操作符 移位操作符操作的运算对象也是二进制的“位”，但是它们只可以被用来处理整数类型。 左移位操作符（）：将操作符左边的运算对象向左移动操作符右侧指定的位数（在低位补0）。 右移位操作符（）：将操作符左边的运算对象向右移动操作符右侧指定的位数 。 举例： Qreg = 4b0111; Q_result = Qreg 2 //0001 Q_result = Qreg 2 //1100 取余与取模 / ： 取模。只取商的整数部分。 %：取余。只取余数。 举例： A = 15 A / 2 = 7 A % 2 = 1 条件操作符 ? : ：唯一的一个三目操作符。它通常被称为条件操作符，因为它运转起来非常象一个 if-then-else，而且，因为它是一个