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FPGA 实验 计数器、波形仿真、SignalTap 中国传媒大学 数字化工程中心杜伟韬 duweitao@cuc.edu.cn 1 新建项目 顶层是BDF文件 • 包含Verilog文件rtl_module.v • 该文件中包含要例化的子模块的原型代码 2 为代码文件创建符号(symbol) • 该过程生成代码文件对应的符号模块 • 可以在BDF文件中调用 • 代码文件中包含要使用的计数器verilog代码 3 在BDF文件中添加0-9计数器 • 该计数器来自工程项目的verilog文件中 • 指派时钟管脚，CLK50