HDL语言概述课件.ppt

module test_mux2;//无输入输出端口 reg A,B,Sel; wire Out; mux2 m(Out,A,B,Sel); initial begin A=0;B=1;Sel=0; #10 B=0; #10 B=1; Sel=1; #10 A=1; #10 $stop; end initial begin $monitor($time,“ Out=%b, A=%b, B=%b, Sel=%b, Out,A,B,Sel); end endmodule module test_compare; reg [1:0] a,b; //测试激励信号a,b wire equal; compare c(equal,a,b); initial begin a=2’b00;b=2’b00; #10 a=2’b01; #10 b=2’b01; #10 a=2’b10; #10 b=2’b10; #10 a=2’b11; end initial begin $monitor($time,“ a=%b, b=%b, equal=%b ”, a,b,equal); end endmodule module test_adder; reg [2:0] A,B; reg CIN; wire [2:0] SUM; wire COUNT; adder a1(.count(COUNT),.a(A),.b(B),.cin(CIN),.sum(SUM)); initial begin A=3b000;B=3b000;CIN=0; #10 A=3b001;B=3b001; #10 A=3b101;B=3b001; #10 A=3b101;B=3b010;CIN=1; #10 A=3b101;B=3b101; end initial begin $monitor($time, A=%b,B=%b,CIN=%b,SUM=%b,COUNT=%b,A,B,CIN,SUM,COUNT); end endmodule 综合的要点 在综合之前， Verilog HDL源代码的风格必须经过严格检查，仅仅符合语法不一定能综合； 不同的综合工具性能有差别，支持的Verilog HDL源代码的语法集合和风格也略有差别。 综合工具必须在已知基本逻辑单元库的前提下，才能进行综合。 有关Verilog HDL的几个重要基本概念 寄存器传输级Verilog HDL模块：也可称为RTL （Verilog） HDL模块。它是符合特定标准和风格的描述状态转移和变化的 Verilog HDL模块。能用综合器把它转换为门级逻辑。 Verilog HDL测试模块： 用Verilog HDL描述的模块，可以用来产生测试信号序列并可以接收被测试模块的信号，用于验证所设计的模块是否能正常运行，往往不可综合成具体门级电路。 仿真流程 布局布线 把用综合器自动生成的门级网表（EDIF）通过运行一个自动操作的布局布线工具，使用某种FPGA或ASIC工艺库器件实现门级网表中电路，并加以连接的过程。 Verilog HDL 的设计流程 技术指标： 用文字表示 用算法表示 用高级行为的Verilog模块表示 RTL/功能级： 用可综合的Verilog模块表示 门级/结构级： 用实例引用的Verilog模块表示 版图布局/物理级： 用几何形状来表示 功能(前)仿真 系统描述 逻辑综合 系统仿真 后仿真 布局布线 门级仿真 RTL级设计 Verilog HDL 的设计流程 系统仿真：验证系统功能和模块分割的合理性 前仿真：即 RTL级仿真，检查有关RTL级模块设计是否正确。 逻辑综合：把RTL级模块转换成门级电路 。 门级仿真：对门级电路做验证，检查门的互连逻辑功能是否正确。 布局布线： 将门级电路在FPGA或ASIC上具体实现。 布局布线后仿真：加上器件和互联线延时的仿真，与真实的电路最接近的验证。 常用仿真和综合工具 常用的仿真工具： - Verilog -XL - NC -Verilog - ModelSim - VeriBest - ViewLogic - . . . . . 常用的综合工具： - Synplify - Exemplar - Synopsys Express - Synopsys Designer - . . . .