微电子与集成电路设计.pptxVIP

CMOS数字集成电路CMOS数字集成电路基本逻辑门电路的结构及特性分析数字集成电路系统设计基础 时延模型及缓冲技术 关键时延路径 总线设计问题 逻辑电路的可编程技术 可测性设计逻辑电平和开关 Any node in circuit must get 1/0 from Vcc/Gnd by switches开关: MOS 晶体管 Switch is controlled by G through electric field; Off: RD-S is high; On: RD-S is low;MOS晶体管符号与逻辑特性开关数字信号的特征数字电路所要处理的信息是逻辑变量，它有0和1两种状态。当输入或输出电平为低即为VL时，对应于0逻辑状态，当电平为高即为VH时，则对应于1逻辑状态。理想的数字信号波形： 幅度量化和直流电压传输特性(a)电压量化范围 (b)电压幅度范围 (c) 直流电压传输特性曲线直流电压传输特性曲线直流电压传输特性曲线图中的VIH是输入高电平最小值。只要输入Vin≥VIH，就认为输入逻辑‘1’。 图中VIL是输入低电平最大值。只要输入Vin≤VIL，就认为输入逻辑‘0’。 VIL和VIH之间这段范围就是不确定区，也就是电路无法判别在此区域内的输入量是何种逻辑状态． 直流电压传输特性曲线通常定义电压传输曲线中斜率绝对值为1的输入电压分别为VILmax和VIHmin。分别称为输入低电平最大值和输入高电平最小值。 VOHmin和VOLmax分别称为输出高电平最小值和输出低电平最大值。 直流电压传输特性曲线在数字电路级联工作时，为了保证正确的逻辑关系，它们应满足： VOHmin≥VIHmin VOLmax≤VILmax 在倒相输出的直流电压传输特性图中作直线 Vout=Vin， 该直线与特性曲线相交，交点对应电压称为逻辑门阈值电压VTH。 噪声容限定义 激励门的输出低电平最大值与被激励门能够识别的输入低电平最大值之差定义为低电平噪声容限NML； 激励门的输出高电平最小值与被激励门能够识别的输入高电平最小值之差则定义为高电平噪声容限NMH 低电平噪声容限 NML=∣VILmax-VOLmax∣ 高电平噪声容限 NMH=∣VOHmin-VIHmin∣逻辑门的噪声容限NM由下式表达： NM=min{NMH ， NML}扇出与扇入一个电路的输出必须能驱动一个以上的同类电路，这称为“扇出能力”。 一个逻辑电路能够接受的激励源数则称为该电路的“扇入数”。 CMOS倒相器 倒相器的直流传输特性说明了输出电压与输入电压的静态关系． 输入电压为零时，输出电压为VDD，输入电压增大，达到某一电压VTH时输出电压从VDD转变为零，即输出从逻辑“1”转变为逻辑“0”． 理想倒相器符号及真值表 理想倒相器的直流传输特性 CMOS倒相器电路结构图Vin =VGSN , Vout=VDSNVGSP=Vin-VDD , VDSP = Vout-VDD 在CMOS倒相器中，输入电压Vin同时接到两个晶体管的栅极，输出端接至两个晶体管的漏极，两晶体管以互补的方式工作。 MOS晶体管的电流方程 VTP0Vin =VGSN , Vout=VDSNVGSP=Vin-VDD , VDSP = Vout-VDD CMOS倒相器的直流传输特性 CMOS倒相器直流特性分析VinVTN时，NMOS管截止，IDSN为零。VGSPVTP， 所以PMOS管导通但IDSP= -IDSN=0，因此倒相器输出电压： Vout=VOH=VDD 十分明显： VGDP=Vin-VDDVTP 所以：VinVTP+VDD 可见在此工作范围内，NMOS管截止， PMOS管处于线性电阻区。 A区 Vin≥VTN时．在此阶段内，由于NMOS管刚导通，输出电压也没有发生显著变化，所以PMOS管仍维持在非饱和状态；但是NMOS管导通，NMOS管工作在饱和区，有： 由上式可求得输出电压是： B区由： VGSN - VTN =Vin- VTN VDSN= Vout可推出：VinVDSN+VTN= Vout +VTN且： Vin-VDD-VTP Vout-VDD 0即在以上的条件下，前面推出的方程将成立。 当Vin=VOUT 时，使得本区域内NMOS管和PMOS管均处于饱和区工作状态．由晶体管电流方程有： VOUT与VIN无关(VOUT与VIN关系为一条垂直线，在一级近似下得到)。通常将这个电压值作为倒相器的阈值电压。若取βN=βp，VTN=|VTP|.则上式变为： 它对应着陡峭下降的特性，对应此时的输入电压是： Vin=VTH=VDD/2 C区 当Vin≤VDD-|VTP|时。 这时NMOS管进入非饱和区，而PMOS管仍维持在饱和区。由晶体管电流方程有： 由此求得输出电