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. .页脚 基带板原理图设计文档 系统框图 根据与41所沟通，系统框图如下，基带板与RF、主控板、时序板、中频RX和中频TX板的连接关系如下，为了实现LTE基带处理的各种功能和与其他各个处理板的数据交换和接口需要，进行了基带板原理图设计。 功能要求： 基带板要完成的功能包括： 协议软件的处理、物理层软件的处理、系统定时和对RF的控制数据处理。 为了完成这些内容，系统包含arm、dsp和fpga三个主要器件，其中ARM完成协议软件处理、DSP负责处理物理层软件中的部分内容、FPGA完成系统定时和物理层算法的部分内容。 系统框图 ARM: 完成操作系统及协议、应用等功能，其支持的借口比较丰富； 接口描述： DRAM controller：DDR RAM； SROM controller：FLASH，与DSP、FPGA共用，用于boot代码的存储； FPGA上的RAM，预留，防止协议中有算法需要用硬件实现； 双端口RAM1，用于与DSP交换数据； 双端口RAM2，用于与41所应用板交换数据； I2C：用于power、clk芯片的控制； I2S：用于codic和blue tooth； SPI：与FPGA间发送控制信息； UART：用于trace; USB：用于应用； GPIO：用于与FPGA和DSP之间产生硬件中断； JTAG：调试接口； DSP:完成物理层流程及算法； EMIFA：FLASH，与ARM、FPGA共用，用于boot代码的存储； FPGA上的RAM，用于与FPGA数据交换； 双端口RAM1，用于与ARM交换数据； DDR2：DDR RAM； I2C：与FPGA相连，用于交换控制信息； McBSP0：用于CODIC McBSP1：与FPGA相连，用于交换数据信息； Rapid IO：与FPGA相连，用于交换数据信息； GPIO：用于与FPGA和ARM之间产生硬件中断； FPGA:完成系统定时、射频数据的接收及部分物理层算法； PCI：用于与射频交换数据，需要确认。 4、时钟设计 LET要求的采样时钟：122.88MHz ARM工作时钟： 12MHz，可以通过外部的晶振提供或外部的时钟提供； 27MHz，用于其中的某些模块，可以选择是否使能； 32.768KHz，看门狗时钟； DSP工作时钟： CLKIN1：33.3~66.6MHz 选50MHz CLKIN2：12.5~26.7MHz 选25MHz EMIFCLK：160或200 MHz 选 200 MHz SRIO CLK：125或156.25或312.5 MHz 选择 125MHz备156.25MHz 系统时钟为20MHz，通过TI的CDCE937产生DSP和ARM的输入时钟 OUT Freq Y1 20MHz To FPGA Y2 25MHz DSPPLL1 Y3 125MHz SRIO Y4 50MHz DSPPLL2 Y5 200MHz DSP_EMIFA Y6 12MHz ARM Y7 48MHz Y8 122.88 MHz LTE toFPGA Y9 122.88 MHz 考虑到板子单独使用和与41所接口使用的情况： 单独使用安上述设置使用 与41所接口使用时，系统时钟由41所射频板提供，时钟为122.88MHz，经过CPLD分频后得到15.36MHz的时钟，再输出到CDCE946后产生相应的其他时钟，输入为： OUT Freq Y2 25MHz DSPPLL1 Y3 125MHz SRIO Y4 50MHz DSPPLL2 Y5 200MHz DSP_EMIFA Y6 12MHz ARM Y7 48MHz SRIO CLK：125或156.25或312.5 MHz 选择 125MHz 备156.25MHz 5电源设计 需求： 6410 电源种类：1.2、1.8V、2.5V、3.3V Signal I/O Description Voltage 推荐值 选择值 VDDALIVE P Internal power for alive block 1.2 1.2 VDDARM P Internal power for ARM1176 core and cache 1.1/1.2 1.2 VDDINT P Internal power for logic 1.2 1.2 VDDMPLL P Power for MPLL core 1.2 1.2 VDDAPLL P Power for APLL core 1.2 1.2 VDDEPLL P Power for EPLL core 1.2 1.2 VDDOTG P Power fo