数字电子技术项目八.pptVIP

8.3.2项目编辑 完成设计文件输入后，可开始对其进行编译。编译的功能是将电路设计文件转换成可烧写用的输出文件，选择菜单MAX+PLUS II/COMPILER，即打开编译器窗口。如图 编译器窗口各组成部分的名称及主要功能分别为： Compiler Netlist Extractor：编程器网表提取器，该过程完成后生成设计的网表文件，若 图形连接有误，它会指出出错； Database Builder：数据库建库器； Logic Synthesizer：逻辑综合设计，它选择合适的逻辑化简算法，确保有效的利用器件的逻辑资源，去除无用的逻辑设计； Fitter：适配器。通过一定的算法进行布局布线将通过逻辑综合的设计最恰当地用一个或多个器件来实现； Timing SNF Extractor：时序模拟的模拟器网表文件生成器，可生成用于时序模拟的标准时延文件； Assembler：适配器。生成用于器件下载/配置的文件。 数字电子技术 项目八- 用FPGA 实现计数器 项目要求： 以MAX+plus II为开发环境，利用FPGA典型芯片实现计数器等各种数字电路或系统。 项目目标： 了解RAM、ROM的功能和结构； 掌握PAL、GAL等的结构和使用； 了解FPGA、CPLD结构； 掌握用MAX+plus II设计数字电路的方法。 项目简介： 可编程逻辑器件