用verilog编写16位加法器乘法器自动售货机.docVIP

. word范文 Verilog课程实验报告  实验1十六位超前进位加法器 1.1系统设计要求 用超前进位加法器实现一个有符号位的16位加法器，并且考虑溢出的情况 2.1详细设计 根据超前进位加法器的原理Co = G | ( P Ci ) S = P ^ Ci设计出4位加法器的子模块，然后通过4个4位加法器的相连来得到十六位的加法器。原理如下图所示。溢出用flag=0表示。 3.1程序 //-------------16位超前进位加法器----------------- module cla16(a,b,s,flag); //含有a，b，输出s，进位flag的模块 input [15:0] a,b;//输入a，b output [16:0] s; //输出 s output reg flag; //进位 wire pp4,pp3,pp2,pp1; wire gg4,gg3,gg2,gg1; wire [15:0] Cp; wire [15:0] p,g; pg i0 (a[15:0],b[15:0],p[15:0],g[15:0]); add i1 (p[3],p[2],p[1],p[0],g[3],g[2],g[1],g[0],pp1,gg1); add i2 (p[7],p[6],p[5],p[4],g[7],g[6],g[