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电子设计自动化技术第 7 讲 VHDL语言语言顺序描述语句VHDL主要描述语句硬件描述的特点在结构体（ARCHITECTURE）中执行的语句并行处理语句顺序处理语句高级语言的特点在进程（PROCESS）函数（FUNCTION）过程（PROCEDURE）中执行的语句 VHDL顺序语句顺序语句只能出现在进程（Process）、函数（Function）和过程（Procedure）中；顺序语句像高级计算机语言一样，按其出现的先后顺序依次执行；用来描述复杂的逻辑关系及逻辑运算。常用的顺序处理语句有：信号代入语句变量赋值语句CASE语句IF语句LOOP语句 VHDL顺序语句1、信号代入语句格式： 目的信号量=信号量表达式； 目的信号量=信号量表达式 AFTER N ns；注意： 信号代入语句和关系操作符相同“=”，但其使用位置不一样，应根据上下文加以判断； 信号代入语句两边信号量的数据类型及位长度必须一致。 延时只在仿真时起作用，逻辑综合时被忽略。 信号赋值不是立即发生，而是在进程结束时。 VHDL顺序语句例： architecture abc of example is signal c :STD_LOGIC; begin PROCESS(a,b) begin c=a and b after 10 ns; a=‘1’; b=‘1’; b=‘0’; out=c; end process;