电路第7章　组合逻辑电路及其应用.ppt

7.2　译码器及其应用 图7-6　七段显示器的数字图形a) 显示器外形　b) 数字字形 7.2　译码器及其应用 7.2.3　七段显示译码器在数字仪表、计算机和其他数字系统中，常常需要将测量的数据和运算的结果、文字和符号的二进制代码翻译并显示出来，以便直接观察。常用的显示器有半导体数码管和液晶显示器等。下面主要介绍半导体数码管。 7.2　译码器及其应用 (1) 试灯输入端：低电平有效。 图7-7　CT1247的逻辑符号和外引线排列图a) 逻辑符号　b)外引线排列图 7.2　译码器及其应用 表7-5　CT1247的功能表 (2) 灭灯输入端：当=0时，无论其他输入端为何种状态，输出均为1，数码管七段全灭，没有任何显示。(3) 灭零输入端：当=1，=1，=0，且A0、A1、A2、A3均为0时，输出端都为1，不显示“0”字。 7.2　译码器及其应用 (4) 灭零输出端：低电平有效。 7.3　加法器及其应用 7.3.1　半加器两个一位二进制数相加叫做半加，实现半加运算的组合逻辑电路叫半加器。设半加器的被加数为A，加数为B，和数为S，向高位的进位是C，那么半加器的真值表见表7?6。 表7-6　半加器的真值表 7.3　加法器及其应用 图7-8　半加器的逻辑图和逻辑符号a) 逻辑图　b) 逻辑符号 7.3　加法器及其应用 7.3.2　全加器将两个多位二进制数的第i位的被加数Ai和加数Bi以及来自相邻低位的进位数Ci三者相加，得到本位和Si和向相邻高位的进位数Ci+1，这就是全加运算，实现全加运算的逻辑电路就叫全加器。全加器的真值表见表7?7。 7.3　加法器及其应用 表7-7　全加器的真值表 7.3　加法器及其应用 图7-9　全加器逻辑图及逻辑符号a) 逻辑图　b) 逻辑符号 7.3　加法器及其应用 例3　用集成译码器和门电路设计一位全加器。解　一位全加器的逻辑函数用与非式表示为 7.3.3　集成加法器及其应用 7.3　加法器及其应用 下面简单介绍中规模集成加法器CT1283，它是具有超前进位的4位二进制加法器。可进行两个4位二进制数A4A3A2A1和B4B3B2B1的加法运算，CI0为进位输入端，输出和为F4F3F2F1，进位输出端为CO4。CT1283的逻辑符号如图7?11a所示，其外引线排列图如图7?11b所示。另外，CT1283通过扩展可以实现多于4位二进制数的加法。 图7-10　例3图 7.3　加法器及其应用 7Z11.tif 例4　用一个CT1283和与非门设计出能将4位二进制数转换成8421 7.3　加法器及其应用 BCD码的逻辑电路。解　当D3D2D1D0为0000～1001时，CT1283的输出与8421BCD码完全相同；当D3D2D1D0为1010～1111时，8421BCD码在转换中，要向高位进位，而4位二进制数是在1111时进位。很显然在1010～1111转换为8421BCD码时应进行加0110运算。 表7-8　二进制数和8421BCD码对照表 7.3　加法器及其应用 图7-12　例4图 7.4　数值比较器及其应用 7.4.1　一位二进制比较器数值比较器就是对两个数A和B进行比较的电路。通过比较会有3种结果：A＞B、 A＜B 、A=B。用A和B表示两个一位二进制数，输出FA＞B表示A大于B，FA＜B表示A小于B，FA=B表示A等于B。若A＞B，FA＞B =1，其他输出端为0；若A＜B，FA＜B =1，其他输出端为0；若A=B，FA=B=1，其他输出端为0。其真值表见表7?9。 表7-9　比较两个一位二进制数的真值表 7.4　数值比较器及其应用 图7-13　比较两个一位二进制数的逻辑图 7.4　数值比较器及其应用 7.4.2　集成4位二进制比较器及其应用当两个4位二进制数进行比较时，首先应该从最高位比起，最高位大的数值一定大，最高位小的数值一定小。若最高位相等，那么需要比较次高位，以此类推，直到最低位。只有当两个数的所有对应位全部相等时，两个数才相等。 图7-14　CT1085的逻辑符号和外引线排列图a) 逻辑符号　b) 外引线排列图 7.4　数值比较器及其应用 表7-10　4位二进制数值比较器的功能表 例5　利用两片CT1085的4位数值比较器构成8位数值比较器，试画出逻辑图。 7.4　数值比较器及其应用 解　把两个8位数的高4位和低4位分别接在两片CT1085上，只要将低4位比较器的输出端分别接在高4位级联输入端，并令低4位的IA=B=1，这样高4位比较器的输出就是两个8位数的比较结果。逻辑图如图7-15所示。 图7-15　两片数值比较器CT1085构成8位数值比较器的逻辑图 7.5　数据选择器及其应用 图7-16　(1/2)CT1153数据选择器的逻辑图 7.5　数据选择器及其应用 表7-11