大规模数字集成电路设计第三章构造体三种描述方式.pptVIP

大规模数字集成电路设计第三章构造体的三种描述方式 本章要点 进一步认识构造体在VHDL中的作用。 构造体的三种描述方式： 行为描述 RTL描述 结构描述 深入理解三种描述各自的特点。 3.1综合(Synthesis)  逻辑综合(Logic Synthesis),是EDA设计一个重要内容，它是一个把高层次的与工艺无关的描述转换为一个低层次的与特定工艺相关的逻辑电路的过程。 c = a + b； z = x * y； t = c + x； out = t + u； (a) 描述 (b) 直接实现 a b x y b y c z t u out + + + * * Synthesis optimization 布尔代数优化→优化的逻辑电路 3.2 VHDL 构造体的描述方式 行为（ Behavioral）描述方式 （一般不可综合） 寄存器传输（RTL）或数据流 （Data-Flow）描述方式（可综合） 结构化（Structural）描述方式 （可综合） 多层次的设计 直接用门电路单元搭建 u1 半加器 half_adder u2 半加器 half_adder u3 或门 ?or_gate x y cin a b sum cout c 3.2.1 行为（Behavioral）描述方式 基于系统数学模型或系统工作原理 抽象程度高，不一定能进行逻辑综合 在复杂的或新的电子系统设计中，作为验证设计思想的有效手段 3.2.1 行为（Behavioral）描述方式 【例3-1】一个五端口电路如图3-2所示。我们希望它具有如表3-1所示的功能，问如何通过行为级描述来得到它的输入输出波形。 x sum y cin cout 图3-2 五端口电路 3.2.1 行为（Behavioral）描述方式 n x y cin sum cout 0 0 0 0 0 0 1 0 0 1 1 0 0 1 0 1 0 0 2 0 1 1 0 1 1 1 0 1 0 1 3 1 1 1 1 1 输出信号sum和cout的值与输入信号中“1”的数目有关 表3-1逻辑功能表 ENTITY five_ports_circuit IS PORT (x,y,cin：IN BIT； sum,cout：OUT BIT)； END five_ports_circuit； ARCHITECTOR behavioral_view OF five_ports_circuit IS BEGIN PROCESS VARIABLE n ：INTEGER； CONSTANT sum_vector ：BIT_VECTOR(0 TO 3) ：=“0101”； CONSTANT carry_vector ：BIT_VECTOR(0 TO 3) ：=“0011”； BEGIN WAIT ON x, y,cin； n ：=0； IF x =’1’ THEN n ：=n+1； END IF； IF y =’1’ THEN n ：=n+1； END IF； IF cin =’1’ THEN n ：=n+1； END IF； sum =sum_vector (n) ； cout =carry_vector (n) ； END PROCESS； END behavioral_view； 变量赋值符号 : = 进程语句描述一个进程（process） 进程中的所有语句顺序执行(step by step) 行为级描述： 借助变量n描述了一个逻辑电路的外部行为 3.2.1 行为（Behavioral）描述方式