EDA期末考试试卷及答案.docxVIP

班级学号姓名密封线内不得答题 班级 学号 姓名 密 封 线 内 不 得 答 题 一、单项选择题（30 分，每题 2 分）  的取值范围 1．以下关于适配描述错误的是 B 7．以下哪个程序包是数字系统设计中最重要最常用的程序包 B ．适配器的功能是将综合器产生的网表文件配置于指定的目标 器件中，使之产生最终的下载文件 ．适配所选定的目标器件可以不属于原综合器指定的目标器件系 ．STD_LOGIC_ARITH ．STD_LOGIC_1164 ．STD_LOGIC_UNSIGNED 列 D．STD_LOGIC_SIGNED C．适配完成后可以利用适配所产生的仿真文件作精确的时序仿真 8．基于 EDA 软件的 FPGA / CPLD 设计流程为：原理图/HDL 文本输 D．通常，EDAL 软件中的综合器可由专业的第三方 EDA 公司提 入→ A →综合→适配→时序仿真→编程下载→硬件测试。 供，而适配器则需由 FPGA/CPLD 供应商提供 A．功能仿真 B．逻辑综合 C．配置 D．引脚锁 2．VHDL 语言是一种结构化设计语言；一个设计实体（电路模块） 定 包括实体与结构体两部分，结构体描述 A．器件外部特性 C．器件外部特性与内部功能 D 。 B．器件的综合约束 D．器件的内部功能 9．不完整的 IF 语句，其综合结果可实现 A．三态控制电路 C．双向控制电路 D B．条件相或的逻辑电路 D．时序逻辑电路 3．下列标识符中， B 是不合法的标识符。 10．下列语句中，属于并行语句的是 A A．State0 B．9moon C．Not_Ack_0 D．signall 4．以下工具中属于 FPGA/CPLD 集成化开发工具的是 D A．进程语句 D．FOR 语句 B．IF 语句 C．CASE 语句 A．ModelSim B．Synplify Pro C．MATLAB D．QuartusII 11．综合是 EDA 设计流程的关键步骤，综合就是把抽象设计层次中 的一种表示转化成另一种表示的过程；在下面对综合的描述中， 5．进程中的变量赋值语句，其变量更新是 A 。 C 是错误的。 A．立即完成 C．在进程的最后完成 B．按顺序完成 D．都不对 A．综合就是将电路的高级语言转化成低级的，可与 FPGA / CPLD 的基本结构相映射的网表文件 6．以下关于 CASE 语句描述中错误的是 A B．综合可理解为，将软件描述与给定的硬件结构用电路网表文 ．CASE 语句执行中可以不必选中所列条件名的一条 ．除非所有条件句的选择值能完整覆盖 CASE 语句中表达式的 取值，否则最末一个条件句的选择必须加上最后一句 “WHEN OTHERS=顺序语句” 件表示的映射过程，并且这种映射关系不是唯一的 ．综合是纯软件的转换过程，与器件硬件结构无关 ．为实现系统的速度、面积、性能的要求，需要对综合加以约 束，称为综合约束 C．CASE 语句中的选择值只能出现一次 12．CPLD 的可编程是主要基于什么结构 D 。 D． WHEN 条件句中的选择值或标识符所代表的值必须在表达式 A．查找表（LUT） B．ROM 可编程 第 1 页（共 5 页） 班级学号姓名密封线内不得答题 班级 学号 姓名 密 封 线 内 不 得 答 题 C．PAL 可编程  D．与或阵列可编程  二、EDA 名词解释，写出下列缩写的中文含义（10 分，每题 2 分） 13．以下器件中属于 Altera 公司生产的是 A．ispLSI 系列器件 C．XC9500 系列器件 B B．MAX 系列器件 D．Virtex 系列器件  1．FPGA：现场可编程门阵列 14. 在 VHDL 语言中，下列对时钟边沿检测描述中，错误的是 D 2．HDL： 硬件描述语言 A．if clkevent and clk = 1 then B．if clkstable and not clk 3．LE： 逻辑单元 = 1 then C．if rising_edge(clk) then D．if not clkstable and clk = 1 then ．FSM： 有限状态机 ．SOPC： 可编程片上系统 15．以下关于状态机的描述中正确的是 B ．Moore 型状态机其输出是当前状态和所有输入的函数 ．与 Moore 型状态机相比，Mealy 型的输出变化要领先一个时钟 周期 ．Mealy 型状态机其输出是当前状态的函数 ．以上都不对 第 2 页（共 5 页） 班级学号姓名密封线内不得答题 班级 学号 姓名 密 封 线 内 不 得 答 题 三、程序填空题（20 分，每空 2 分） 以下是一个模为 60（0~5