数字逻辑设计第7章5.pptVIP

IDLE L1 L L2 1 L3 1 1 R1 R R2 1 R3 1 1 LR3 H 1 H’·L’·R’ H+L·R L·H’·R’ R·H’·L’ 1、构造状态图 完备性 离开某一状态的弧线上的所有转移表达式的逻辑和为1。 无二义性的 H’ H H H’ H’ H’ H H 改进 互斥性 离开某一状态的弧线上的任意一对转移表达式的逻辑积为0 2、状态编码 Q2Q1Q0 0 0 0 0 0 1 0 1 1 0 1 0 1 0 1 1 1 1 1 1 0 1 0 0 1、构造状态图 IDLE L1 L2 L3 R1 R2 R3 LR3 3、得到转移列表 表7-14 2、状态编码 1、构造状态图 3、得到转移列表 表7-14 H’·L’·R’ L·H’·R’ R·H’·L’ 0 0 0 0 0 0 0 0 0 0 0 0 H+L·R 0 0 0 0 0 1 1 0 1 1 0 0 IDLE Q2Q1Q0 S Transition Expression S* Q2*Q1*Q0* IDLE L1 R1 LR3 Q2Q1Q0 S 转移表达式 S* Q2*Q1*Q0* H’·L’·R’ L·H’·R’ R·H’·L’ H+L·R 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 1 1 0 0 IDLE IDLE L1 R1 LR3 L1 0 0 1 0 0 1 L2 LR3 0 1 1 1 0 0 H’ H L2 0 1 1 0 1 1 L3 LR3 0 1 0 1 0 0 H’ H L3 0 1 0 IDLE 0 0 0 1 R1 1 0 1 1 0 1 R2 LR3 1 1 1 1 0 0 H’ H R2 1 1 1 1 1 1 R3 LR3 1 1 0 1 0 0 H’ H R3 1 1 0 IDLE 0 0 0 1 LR3 1 0 0 IDLE 0 0 0 1 1 1 1 1 Q0* = Q2’·Q1’·Q0’·(L·H’·R’) + Q2’·Q1’·Q0’·(R·H’·L’) + Q2’·Q1’·Q0·(H’) + Q2·Q1’·Q0·(H’) = Q2’·Q1’·Q0’· H’·(L?R) + Q1’·Q0·H’ 用转移表综合 状态机 * * 例 题 对于下列电路，其输出Z为（ ）。 Q(t) b) x(t)?Q(t) c) Q(t+1) d) x(t) 例 题 例：试用D触发器和门电路设计一个状态转换为0?2?4?1?3?0?…的模5同步计数器。 解：1）触发器个数 2）转移表 3）最小成本设计 检查能否自启动 若采用风险最小的设计呢？ 例 题 例：用D触发器设计一个频率相同的三相脉冲发生器，三相脉冲Q1、Q2、Q3如图所示。 试用D触发器和必要的逻辑门，设计一个非整数分频电路，要求在每输入5个时钟脉冲时，在第2个和第3个CP脉冲处，输出端Z有一个脉冲（波形如图）。 例 题 试画出010序列检测器的状态图或状态表。已知此检测器的输入、输出序列如下： 1）序列不可重叠 输入X：0 0 1 0 1 0 1 0 0 1 1 0 1 0 0? 输出Z：0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 2）序列可重叠 输入X：0 0 1 0 1 0 1 0 0 1 1 0 1 0 0? 输出Z：0 0 0 1 0 1 0 1 0 0 0 0 0 1 0 0 例 题 例 题 设计一个同步时序电路，该电路具有一个输入和一个输出。每输入4位码后，电路返回到初始状态；在这4位输入码中，当且仅当其为1100时，输出为1，否则，输出为0。试拟出原始状态表。（8421BCD码检测器？） 设计一个序列检测器，完成下面功能：当连续输入的5位数据中前3位为101，且包含1的个数大于等于3时，输出为1；否则输出为0。试写出Mealy型最简状态转换图（表）。 * 时钟同步状态机结构 下一状 态逻辑 F 状态 存储器 时钟 输出 逻辑 G 输入 输出 时钟