伪随机序列和误码检测.ppt

B1:OUT STD_LOGIC; B2:OUT STD_LOGIC; B3:OUT STD_LOGIC); END Mov4; ARCHITECTURE BEHAV OF Mov4 IS SIGNAL A0,A1,A2,A3:STD_LOGIC; BEGIN PROCESS(CLK) BEGIN IF (CLKEVENT AND CLK=1) THEN A3=INP; B3=A3; A2=A3; B2=A2; A1=A2; B1=A1; A0=A1; B0=A0; Q=A0; END IF; END PROCESS; END BEHAV; 3.时序仿真 依据上述的VHDL设计程序得到的时序仿真波形如图9-10所示。图中的信号输入输出端子的定义与图9-9中的对应。 图9-10 位移位与串并变换器的 时序仿真波形 9.5.2 逐位比较检测模块 1. 建模 建模思想： 从图9-8中可知，接收和本地序列分别经过D触发器整形后，然后送入逐位比较模块。 逐位比较检测模块的VHDL建模符号如图9-11所示。在时钟“CLK0”的的上升沿到来时，若比较控制信号“EN”=“1”时，则将A路序列和B路序列逐位进行异