电子技术基础第八章.ppt

第八章 数字基本部件 第一节　触　发　器 图8-1　与非型基本RS触发器a)逻辑电路　b)逻辑符号 一、基本RS触发器 该触发器的工作原理如下： 1)当R=0、S=1时，因G1门有0输入，则其输出端=1；G2门为全1输入，其输出端Q=0，此时触发器被置“0”。2)当R=1、S=0时，G2门有0输入，其输出端Q=1，G1门为全1输入，其输出端=0，此时触发器被置“1”。 3)当R=1、S=1时，设触发器初始状态为“1”态，此时G1门全1输入，=0；G2门因有0输入而使Q=1，触发器仍为“1”态；如设触发器初始状态为“0”态，则此时G2门全1输入，Q=0；G1门因有0输入，使=1，触发器仍为“0”态。4)当R=0、S=0时，G1、G2两门均有0输入，使Q=1、=1，这就破坏了触发器的逻辑关系，在R、S信号撤除后，触发器的状态很难确定。 第一节　触　发　器 表8-1　基本RS触发器状态表 图8-2　主从JK触发器a)逻辑电路　b)逻辑符号 第一节　触　发　器 二、主从JK触发器 主从JK触发器的工作原理如下： 1)J=1、K=0　设触发器初始状态Q=1，=0，D7、D8两门因均有0输入而被封锁。2)J=0、K=1　设触发器初始状态为Q=0，=1，D7、D8两门均被封锁，主触发器的状态在CP到来后保持原来的状态不变。3)J=K=0　D7、D8两门同时被封锁，触发器的状态保持不变。4)J=K=1　设触发器初始状态为Q=1、=0，在CP=1时，D7门全1输入，则输出0；D8门因有0输入而输出1，由表8-1可知，主触发器状态为“0”，在CP下降沿到来后，从触发器随之被置“0”。 第一节　触　发　器 表8-2　主从JK触发器状态表 三、D触发器 (1)CP=0时　由于CP=0，门D3、D4被封锁，D3、D4门都输出高电平，使D1、D2组成的基本R-S触发器保持原状态。(2)CP上升沿到来时 1)当D=0时，Q5=1、Q6=0，则Q3=0、Q4=1，触发器置“0”。 第一节　触　发　器 图8-3　D触发器a)逻辑电路　b)逻辑符号 2)当D=1时，Q5=0，D3、D6门被封锁，Q3=1、Q6=1，此时Q4=0，触发器置“1”。 表8-3　D触发器状态表 第一节　触　发　器 1.二进制加法计数器2.二进制减法计数器3.十进制计数器 第二节　计数器和寄存器 1.二进制加法计数器 图8-4　三位二进制加法计数器 第二节　计数器和寄存器 一、计数器 图8-5　三位二进制减法计数器时序图 第二节　计数器和寄存器 2.二进制减法计数器 图8-6　三位二进制减法计数器 第二节　计数器和寄存器 表8-4　二进制减法计数器状态表 第二节　计数器和寄存器 3.十进制计数器 图8-7　8421BCD码十进制计数器逻辑图 第二节　计数器和寄存器 1.基本寄存器 图8-8　数码寄存器逻辑图 第二节　计数器和寄存器 二、寄存器 图8-9　由基本RS触发器组成的数码寄存器 第二节　计数器和寄存器 2.移位寄存器 (1)单向移位寄存器　图8-10所示是由D触发器组成的四位右移寄存器的逻辑图。 图8-10　四位右移寄存器 第二节　计数器和寄存器 表8-5　四位右移寄存器状态变化表 图8-11　四位左移寄存器 第二节　计数器和寄存器 图8-12　并行输入-串行输出右移寄存器 第二节　计数器和寄存器 表8-6　并行输入-串行输出移位寄存器状态表 (2)双向移位寄存器　图8-13所示为由D触发器构成的四位双向移位寄存器的逻辑图。 第二节　计数器和寄存器 图8-13　双向移位寄存器 一、显示器 1.半导体发光数码管 第三节　常用组合逻辑器件 图8-14　数码管外形及管脚排列 2.液晶数码显示器 图8-15　液晶数码显示器a)结构　b)正面电极　c)反面电极 第三节　常用组合逻辑器件 1.二进制译码器 (1)七段显示数码原理　在数字电路技术中，可以利用数码管显示0～9十个数码，采用七段显示方式，如图8-16a所示。 图8-16　七段显示器a)七段显示方式　b)数码6的显示　c)段组合及数码 第三节　常用组合逻辑器件 二、译码器