第5章Verilog设计深入.pptVIP

第5章Verilog设计深入 ;5.1 过程中的两类赋值语句 ;5.2 过程结构总结 ;电路活动的并发性;HDL描述中的并发性;并发性与赋值操作：例;阻塞/非阻塞赋值(1);阻塞/非阻塞赋值(2);阻塞 vs. 非阻塞赋值(1);阻塞 vs. 非阻塞赋值(2);阻塞 vs. 非阻塞赋值(3);5.1 过程中的两类赋值语句 ;5.1 过程中的两类赋值语句 ;阻塞 vs. 非阻塞赋值(5);完整 vs. 不完整条件语句（1） ;完整 vs. 不完整条件语句（2）;5.2;5.2;5.3 移位寄存器设计 ;杭州电子科技大学 EDA技术;杭州电子科技大学 EDA技术;杭州电子科技大学 EDA技术;5.3 移位寄存器设计 ;5.3 移位寄存器设计 ;5.3 移位寄存器设计 ;5.3 移位寄存器设计 ;5.3 移位寄存器设计 ;5.4 乘法器设计及相关语句应用 ;杭州电子科技大学 EDA技术;5.4 乘法器设计及相关语句应用 ;5.4 乘法器设计及相关语句应用 ;5.4 乘法器设计及相关语句应用 ;5.4 乘法器设计及相关语句应用 ;5.4 乘法器设计及相关语句应用 ;5.4 乘法器设计及相关语句应用 ;5.5 if语句一般用法 ;5.5 if语句一般用法 ;5.5 if语句一般用法 ;5.5 if语句一般用法 ;5.5