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Verilog HDL 复杂数字系统设计 武 斌;系统功能和技术指标;数字设计的层次;VerilogHDL的抽象级别;可综合模块：
能够通过综合工具自动地转换为门级逻辑电路的 Verilog HDL 模块,即可用硬线逻辑实现的模块 。系统级一般不能综合，算法级部分可综合,寄存器传输级和门级完全可综合。
寄存器传输级(RTL)模块：
它是符合特定标准和风格的描述状态转移和变化的 Verilog HDL模块。可综合。
通常说的行为级描述指寄存器以上级别，不一定能够综合。举例： #10 out=a;;UDP-用户定义的源语元件;结构级(门级);RTL级---算法级;实例调用
实例模块名 调用名
(.实例端口(外接端口),.< >(< >),…(…));
//名称对应;实例调用;多模块互联形成顶层模块;设计示例----实例调用; 设计示例一; 设计示例二; 设计示例二;系统总线_双向数据端口建模;系统总线_双向总线描述;双向总线互联;模块互联教学实例;乘法器;2 移位相加乘法器—for 语句
integer I,P; // 位宽[n-1:0]
always @(a or b)
begin
P=0;
for(i=0; i<n; i=i+1)
if(b(i)) P=P+(a<<i)
else;;速度优化----流水线(pipeline);流水线工作流程;流水线实现8位加法;流水线8位加法_按运算步骤写;改进的流水线8位加法;流水线乘法器;RAM的乒乓操作;资源优化_资源共享;资源优化—串行化;硬件技术去除毛刺和抖动;硬件数字逻辑去除毛刺和抖动;触发器逻辑去除毛刺;定时逻辑去除毛刺;技术除毛刺实例;键盘除抖实例
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