F2812的时钟和控制系统.docVIP

. Word资料 F2812的时钟和控制系统 众所周知，支撑我们身体四肢能够灵活运动的能量来源于心脏，正是心脏不停的有规律的跳动给身体的各个机能供血，我们才能去做任意我们想做的事情。如果我们的身体过度疲劳，或者感染了细菌病毒而生病了，这个时候就会有医生来给我们检查身体，并且进行治疗。其实DSP也一样，需要一个类似于心脏的模块来提供其正常运行的动力和节奏。在这一章里面，我们一起来学习F2812的“心脏”——F2812的振荡器、锁相环PLL和时钟机制。除此之外还要学习给DSP做“身体检查”，以维持其正常工作的看门狗模块。 1、振荡器OSC（Oscillator）和锁相环PLL（Phase Locked Logic） 为了能够让F2812能够按部就班的执行相应的代码，实现相应的功能，他需要不断的规律的时钟脉冲，而这一功能就由F2812内部的振荡器OSC和基于PLL的时钟模块来实现。 在这里简单的介绍一下究竟振荡器OSC和锁相环PLL是什么： 振荡器OSC： 一种能量转换装置，将直流电能转换为具有一定频率的交流电能。 锁相环PLL： 锁相环也叫相同步逻辑，用途是在收、发通信双方建立载波同步或位同步。因为它的工作过程是一个自动频率（相位）调整的闭合环路，所以叫环。 让我们来看一下整体的图： 图1 2812芯片内的OSC和PLL模块 如上图所示，F2812上有基于PLL的时钟模块，为器件及各种外设提供时钟信号。锁相环中有4位倍频设置位，以此来提供各种速度的时钟信号。基于PLL的时钟模块可以采用两种操作模式： （1）内部振荡器：在PLL未被禁止的情况下，使用外部晶振给2812提供时钟信号，则必须使用X1/XCLKIN引脚和X2引脚，在这两引脚之间连接一个石英晶体，即外部晶振。 （2）外部时钟源：在PLL被禁止的情况下，旁路片内振荡器，由外部时钟源提供时钟信号，这时候讲外部振荡器的信号直接输入到X1/XCLKIN引脚上，此时X2引脚不使用。 外部引脚可以选择系统的时钟源。当为低电平时，系统直接采用时钟或晶振直接作为系统时钟；当为高电平时，外部时钟经过PLL倍频后，为系统提供时钟。系统可以通过锁相环控制寄存器来选择锁相环的工作模式和倍频的系数。 下面的表格列出了各种PLL的配置模式下，时钟输入信号XCLKIN和时钟模块输出信号，即送至CPU的信号CLKIN之间的关系： PLL模块 功能描述 CLKIN PLL被禁止 上电复位时如果引脚是低电平，则PLL完全被禁止。此时，输入CPU的时钟是由外部振荡器直接通过X1/XCLKIN引脚输入的信号。 XCLKIN PLL旁路 如果PLL未处于不使能的状态，上电默认的PLL配置（PLLCR的值为0）。PLL自身被旁路，从X1/XCLKIN引脚输入的时钟信号先除以2，然后再送去CPU。 XCLKIN/2 PLL使能 通过给PLLCR寄存器写一个不为0的值来实现PLL的使能，时钟信号需要进入PLL模块进行n倍频，然后再除以2，最后送至CPU。 （XCLKIN*n）/2 锁相环PLL中有锁相环控制寄存器PLLCR，作用是用来选择锁相环的工作模式和倍频的系数。上面提到过锁相环中有4位倍频设置位DIV，即为0~3位，往里面写入0000~1010用来确定倍频的系数，其他为保留。锁相环控制寄存器PLLCR如下： 15 4 3 0 保留 DIV 在PLL模式中，平常使用的是PLL使能模式，从图1可以看到，通常采用30M的晶振来给2812提供时基。当PLLCR的DIV位被置为最大值1010的时候，CPU的时钟将达到150MHz，是2812所能支持的最大时钟频率，这也是为什么我们会选用30M晶振的原因。时钟频率具体的计算如下所示： 晶振为30M，PLLCR的DIV位被置为1010时的时钟频率 CLKIN=（OSCLKIN*10）/2=（30M*10）/2=150MHz 2、2812芯片中各种时钟信号的产生情况 2812芯片内各种时钟信号的产生情况如图2所示。CLKIN是经过PLL模块后送往CPU的时钟信号，进过CPU分发，作为SYSCLKOUT送至各个外设。因此，SYSCLKOUT=CLKIN。 图2 2812芯片内各种时钟信号的产生情况 我们在使用2812开发的时候，通常会用到一些外设，例如SCI，EV，AD等，要使得这些外设工作，首先的就是向其提供时钟信号。因此，我们再系统初始化的时候，就需要对使用到的各个外